JPH0517710B2 - - Google Patents

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JPH0517710B2
JPH0517710B2 JP63167607A JP16760788A JPH0517710B2 JP H0517710 B2 JPH0517710 B2 JP H0517710B2 JP 63167607 A JP63167607 A JP 63167607A JP 16760788 A JP16760788 A JP 16760788A JP H0517710 B2 JPH0517710 B2 JP H0517710B2
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polycrystalline silicon
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film
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
    • H10P14/63—Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by the formation processes
    • H10P14/6302—Non-deposition formation processes
    • H10P14/6316—Formation by nitridation, e.g. nitridation of the substrate
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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  • Semiconductor Memories (AREA)
  • Formation Of Insulating Films (AREA)

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は半導体装置、例えばダイナミツク型
RAMのメリセルで使用されるキヤパシタの製造
方法に係り、特に多結晶シリコン層の相互間に薄
い絶縁膜を形成する方法に関する。
（従来の技術） 最近のダイナミツクRAM（以下、DRAMと称
する）では、高集積化が進められるに伴い、外部
からのわずかな電荷によつてもメモリセルのデー
タが破壊される、いわゆるソフトエラーの発生が
問題になつている。このようなソフトエラーの発
生を防止するためには充分な大きさのメモリセル
容量を確保する必要がある。これには、キヤパシ
タ面積の増大による容量の確保が一つの有望な手
段となつている。このキヤパシタ面積の増大には
種々の方法が考えられており、半導体表面に溝を
形成してその側面を含めた広い面積を用いる方法
やメモリセルのMOSトランジスタの上にキヤパ
シタを重ねる方法等、３次元構造を利用する方法
が実施されている。そして、このようなキヤパシ
タには多結晶シリコン層間に薄い絶縁膜を形成し
て構成されているものがある。その絶縁膜の材料
としては、シリコン窒化膜を多結晶シリコン上に
堆積し、その表面を酸化したものが用いられてお
り、極めて薄膜化された、しかも高いキヤパシタ
ンスを有する信頼性の高いキヤパシタの構造が実
現できる。
第４図はDRAMにおける従来のキヤパシタの
構造を示す断面図である。シリコン半導体基板１
１上に熱酸化法等により酸化膜１２が形成され、
不純物がドープされた多結晶シリコン層１３がこ
の酸化膜１２上に堆積されている。この多結晶シ
リコン層１３上には酸化膜１４が形成され、この
酸化膜１４上には減圧CVD法によつて堆積され
たシリコン窒化膜１５及びこのシリコン窒化膜１
５の表面を酸化して得られる酸化膜１６が形成さ
れている。そして、酸化膜１６上には２層目の多
結晶シリコン層１７が堆積されており、２層の多
結晶シリコン層１３，１７間でキヤパシタが構成
されている。
ところで、このようなキヤパシタを製造する場
合、下層の多結晶シリコン層１３中には高濃度の
不純物、例えばAs（ヒ素）やＰ（リン）等の不純
物が高濃度に拡散されており、多結晶シリコン層
１３が形成されたとき、表面には自然酸化膜が成
長しやすくなつている。この場合、常温にて５〜
10Åの厚さの自然酸化膜ができる。その後、この
多結晶シリコン層１３上にシリコン窒化膜１５を
堆積する場合、減圧CVD法により堆積するが、
通常、減圧CVD炉内は600℃以上にされているた
め、多結晶シリコン層１３上の自然酸化膜はさら
に成長して、シリコン窒化膜１５が堆積される以
前に第４図に示すような酸化膜１４が形成され、
その厚さは20〜30Åに達することが多い。
上記酸化膜１４の存在により、多結晶シリコン
層１３と１７の間の絶縁膜の膜厚が厚く形成され
てしまい、素子の微細化の妨げとなるばかりでな
く、容量低下の原因にもなつている。すなわち、
この酸化膜１４は下層の多結晶シリコン層１３に
含まれている不純物の濃度や周囲の温度に影響し
て膜厚が変化するので、このキヤパシタが用いら
れるメモリセルの膜厚制御性が低下する。さら
に、この酸化膜１４とシリコン窒化膜１５の界面
に電子がトラツプされ、特性に変動を起こし、一
定の容量が得られない不良メモリセルが製造され
る恐れがある。
（発明が解決しようとする課題） このように従来では、多結晶シリコン層上にシ
リコン窒化膜を堆積し、さらに多結晶シリコン層
を堆積して高いキヤパシタンスを得ようとする場
合、不純物拡散された１層目の多結晶シリコン層
上にできた自然酸化膜が、次にシリコン窒化膜を
堆積するのに使用される減圧CVD炉内の温度に
よつてかなり厚く形成されてしまい、素子の微細
化や容量増大の妨げになつている。
この発明は上記のような事情を考慮してなされ
てたものであり、その目的は、減圧CVD炉内で
の自然酸化膜の成長を防止し、素子の微細化に敵
した信頼性のあるキヤパシタを持つ半導体装置の
製造方法を提供することにある。
［発明の構成］ （課題を解決するための手段） この発明の半導体装置の製造方法は、表面に自
然酸化膜が存在する多結晶シリコン層表面を窒化
する工程と、上記多結晶シリコン層の表面にシリ
コン窒化膜を堆積形成する工程とから構成され
る。
（作用） 高濃度に不純物が拡散された多結晶シリコン層
の表面にできた薄い自然酸化膜を急速窒化法によ
りシリコン窒化膜に変える。これにより、後の工
程の減圧CVD法によるシリコン窒化膜の堆積に
おいて、減圧CVD炉に挿入した際に、多結晶シ
リコン表面上の酸化膜の成長がなくなる。
（実施例） 以下、図面を参照してこの発明を実施例により
説明する。
第１図ａないしｅはこの発明の半導体装置の製
造方法に係るキヤパシタの製造方法を順次に示す
工程図である。なお、前記第４図に示す従来の構
造と対応する箇所には同一の符号を付して説明す
る。
まず、第１図ａに示すように半導体基板１１表
面を熱酸化法等で酸化して酸化膜１２を形成した
後、その上に多結晶シリコン層１３を堆積する。
この多結晶シリコン層１３にはイオン注入法、あ
るいは熱拡散法によりＰを１×1020／cm3程度にド
ーピングする。
その後、室温で放置すると、第１図ｂに示すよ
うに多結晶シリコン層１３表面には自然酸化膜１
８が５〜10Å程度形成される。
次に、第１図ｃに示すように、多結晶シリコン
層１３表面の自然酸化膜１８を急速窒化して窒化
膜１９に変える。急速窒化は950〜1150℃のNH3
雰囲気中における急速熱アニール処理（RTA）
によつて行う。この方法により、自然酸化膜１８
は急速昇温して窒化されるので、さらに自然酸化
されて成長することなく、始めの室温で多結晶シ
リコン層１３表面上に成長した５〜10Åの自然酸
化膜１８を窒化することができる。
次に、第１図ｄに示すように窒化膜１９上に減
圧CVD法によりシリコン窒化膜１５を例えば80
Å堆積し、さらにその表面を酸化して20Å程度の
酸化膜１６を形成する。
次に、第１図ｅに示すように酸化膜１６上に第
２層目の多結晶シリコン層１７を堆積し、例えば
不純物としてＰを必要な量だけドープする。
このような方法によれば、自然酸化膜１８が、
第１図ｃの工程で窒化膜１９に変えられるので、
次のシリコン窒化膜１５を形成する工程における
減圧CVD炉内でさらに自然酸化が進むことはな
い。この結果、高濃度で不純物がドープされた多
結晶シリコン層上に安定した膜厚で、大容量の薄
膜絶縁膜が形成できる。例えば、Ｐ（リン）を５
×1020／cm3含む多結晶シリコン層上に80Åのシリ
コン窒化膜を従来方法により直接堆積させる場
合、酸化膜換算では45Åの膜厚になることが予想
されるが、実際には減圧CVD炉内での自然酸化
膜の成長によつて65Å程度になつてしまう。これ
に対し、この発明の方法を用いることによつて
CVD炉内での自然酸化膜の成長はほとんどなく、
50Åの膜厚に安定に制御できる。
第２図及び第３図はそれぞれこの発明の方法を
実施して製造されるDRAMのメモリセルの構成
を示す断面図である。
第２図は半導体表面に溝を形成し、その溝の側
面を含めた広い面積を用いるようにしたキヤパシ
タ構造を持つ溝掘り型キヤパシタ・セル
（Buried Stacked Capacitor Cell）である。半
導体基板２１上にキヤパシタ用の溝２２を例えば
RIE（反応性イオンエツチング）により形成した
後、上記実施例と同様の方法により、酸化膜２
３、２層の多結晶シリコン層２４，２５及びこの
間に設けられる絶縁膜２６からなるキヤパシタ２
７を形成する。他方、MOSトランジスタ側では、
ゲート酸化膜２８及びゲート電極２９を形成した
後、ゲート電極２９の両側にドレイン領域３０、
ソース領域３１を形成する。その後、層間絶縁膜
３２を前面に堆積し、ドレイン領域３０に通じる
コンタクトホールを開孔し、アルミニウムによる
ドレイン電極３３を形成する。
第３図はメモリセルのMOSトランジスタの上
にキヤパシタを重ねるようにした構造のスタツク
型キヤパシタ・セル（Stacked Capacitor Cell）
である。
このメモリセルでは、通常の方法により半導体
基板４１にM0Sトランジスタのドレイン領域４
２、ソース領域４３、ゲート酸化膜４４及びゲー
ト電極４５を形成する。この後、上記実施例と同
様の方法を用いて、２層の多結晶シリコン層４
６，４７及びこの間に設けられる絶縁膜４８から
なるキヤパシタ４９を形成する。さらにその後、
層間絶縁膜５０を全面に堆積し、ドレイン領域４
２に通じるコンタクトホールを開孔し、アルミニ
ウムによるドレイン電極５１を形成する。
このように、この発明の方法を用いてDRAM
のメモリセルを形成する場合でも、自然酸化膜を
窒化することにより、キヤパシタンスは従来より
大きくなり、微細化が可能となる。しかも前記に
説明したように、次の工程で高温の減圧CVD炉
に挿入しても、自然酸化膜の成長がないので、メ
モリセルのキヤパシタの層間絶縁膜が予想外に厚
くなつてしまい、容量の低下を引き起こしたり、
電子のトラツピングによる特性変動を引き起こす
という問題も解決することができ、信頼性の向上
を図ることができる。
［発明の効果］ 以上説明したようにこの発明によれば、大きな
容量を持ち、かつ素子の微細化に適したキヤパシ
タを有する半導体装置の製造方法を提供すること
ができる。
【図面の簡単な説明】
第１図ａないしｅはこの発明の一実施例方法の
主要な工程を順次示す断面図、第２図及び第３図
はそれぞれこの発明の方法を実施した半導体装置
の構成を示す断面図、第４図は従来の方法で製造
されたキヤパシタの一部の断面図である。 １１……半導体基板、１２，１６……酸化膜、
１３，１７……多結晶シリコン層、１５……シリ
コン窒化膜、１８……自然酸化膜、１９……窒化
膜、シリコン窒化膜。

Claims (1)

  1. 【特許請求の範囲】 １ 表面に自然酸化膜が存在する多結晶シリコン
    層表面を窒化することにより、前記自然酸化膜を
    すべて窒化膜に変える工程と、この窒化膜の存在
    する前記多結晶シリコン層上にシリコン窒化膜を
    堆積する工程と を具備したことを特徴とする半導体装置の製造方
    法。 ２ 前記シリコン窒化膜が減圧化学的気相成長法
    によつて堆積形成される請求項１記載の半導体装
    置の製造方法。
JP63167607A 1988-07-05 1988-07-05 半導体装置の製造方法 Granted JPH0216763A (ja)

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