JPH07114078B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH07114078B2 JPH07114078B2 JP2257903A JP25790390A JPH07114078B2 JP H07114078 B2 JPH07114078 B2 JP H07114078B2 JP 2257903 A JP2257903 A JP 2257903A JP 25790390 A JP25790390 A JP 25790390A JP H07114078 B2 JPH07114078 B2 JP H07114078B2
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体記憶装置に係り、特に高電位入力を使
用する不揮発性半導体記憶装置に関する。
用する不揮発性半導体記憶装置に関する。
（従来の技術） 従来の不揮発性半導体記憶装置、例えばEPROM（紫外線
消去型・再書き込み可能な読み出し専用メモリ）やEEPR
OM（電気的消去・再書き込み可能な読み出し専用メモ
リ）は、書込み用の高電位VPPの電源端子（VPP電源端
子）を有しており、このVPP電源端子を他の信号入力と
マルチプクスして用いることがある。
消去型・再書き込み可能な読み出し専用メモリ）やEEPR
OM（電気的消去・再書き込み可能な読み出し専用メモ
リ）は、書込み用の高電位VPPの電源端子（VPP電源端
子）を有しており、このVPP電源端子を他の信号入力と
マルチプクスして用いることがある。
また、EPROMへの書込みを行う際、アドレス端子の一部
（例えばアドレス信号A9の入力端子）に対して三値制御
の高電位を印加して内部の高電位検知回路を動作させ、
デバイス特有のエレクトリック・シグネチャと呼ばれる
コードをEPROM内部から読み出すように構成されてい
る。これに対応して、EPROMライターは、EPROMからシグ
ネチャ・コードを読み出して自動判別し、そのデバイス
への書込み条件を間違うことなく自動的に設定するよう
に構成されている。
（例えばアドレス信号A9の入力端子）に対して三値制御
の高電位を印加して内部の高電位検知回路を動作させ、
デバイス特有のエレクトリック・シグネチャと呼ばれる
コードをEPROM内部から読み出すように構成されてい
る。これに対応して、EPROMライターは、EPROMからシグ
ネチャ・コードを読み出して自動判別し、そのデバイス
への書込み条件を間違うことなく自動的に設定するよう
に構成されている。
なお、上記三値制御の電位は、通常、接地電位VSSと、
電源電位VCCと、電源電位VCCより十分高い高電位VHとが
用いられる。
電源電位VCCと、電源電位VCCより十分高い高電位VHとが
用いられる。
第３図は、従来のEPROMにおけるVPP電源端子31に接続さ
れている入力初段回路の一例を示しており、VPP電源端
子31には、読み出しモード時には“L"レベル（VSS電
位、OV）あるいは“H"レベル（VCC電位、例えば5V）の
制御信号（本例では、８ビット読み出しと16ビット読み
出しとを切り換えるための制御信号BYTE）が入力し、プ
ログラムモード時にはVPP電圧が入力する。
れている入力初段回路の一例を示しており、VPP電源端
子31には、読み出しモード時には“L"レベル（VSS電
位、OV）あるいは“H"レベル（VCC電位、例えば5V）の
制御信号（本例では、８ビット読み出しと16ビット読み
出しとを切り換えるための制御信号BYTE）が入力し、プ
ログラムモード時にはVPP電圧が入力する。
上記入力初段回路において、32はＰチャネルのMOS（絶
縁ゲート型）トランジスタP1、P2およびＮチャネルのMO
SトランジスタN1、N2からなるCMOS（相補性絶縁ゲー
ト）構成の二入力のノア回路であり、その後段に二段の
増幅用インバータ33、34が接続されている。上記二入力
のノア回路32の一方の入力として、VPP電圧と接続信号B
YTEとがマルチプクスされた信号が前記VPP電源端子31か
ら入力し、他方の入力としてチップイネーブル制御信号
CE*が入力する。
縁ゲート型）トランジスタP1、P2およびＮチャネルのMO
SトランジスタN1、N2からなるCMOS（相補性絶縁ゲー
ト）構成の二入力のノア回路であり、その後段に二段の
増幅用インバータ33、34が接続されている。上記二入力
のノア回路32の一方の入力として、VPP電圧と接続信号B
YTEとがマルチプクスされた信号が前記VPP電源端子31か
ら入力し、他方の入力としてチップイネーブル制御信号
CE*が入力する。
上記第３図の回路において、EPROMの読み出しモード時
にVPP電源端子31に“L"レベルあるいは“H"レベルの制
御信号BYTEが入力する。この制御信号BYTEあるいはチッ
プイネーブル制御信号CE*が“H"レベルの時には、Ｎチ
ャネルトランジスタN1あるいはN2がオン状態になり、Ｐ
チャネルトランジスタP1あるいはP2がオフ状態になり、
二入力のノア回路32の出力は“L"レベルになる。また、
制御信号BYTEおよびチップイネーブル制御信号CE*が共
に“L"レベルの時には、ＰチャネルトランジスタP1およ
びP2が共にオン状態になり、ＮチャネルトランジスタN1
およびN2が共にオフ状態になり、二入力のノア回路32の
出力は、“H"レベルになる。
にVPP電源端子31に“L"レベルあるいは“H"レベルの制
御信号BYTEが入力する。この制御信号BYTEあるいはチッ
プイネーブル制御信号CE*が“H"レベルの時には、Ｎチ
ャネルトランジスタN1あるいはN2がオン状態になり、Ｐ
チャネルトランジスタP1あるいはP2がオフ状態になり、
二入力のノア回路32の出力は“L"レベルになる。また、
制御信号BYTEおよびチップイネーブル制御信号CE*が共
に“L"レベルの時には、ＰチャネルトランジスタP1およ
びP2が共にオン状態になり、ＮチャネルトランジスタN1
およびN2が共にオフ状態になり、二入力のノア回路32の
出力は、“H"レベルになる。
これに対して、EPROMのプログラムモード時にVPP電源端
子31に書込み用の高電位VPPが入力すると、Ｐチャネル
トランジスタP1がオフ状態になり、Ｎチャネルトランジ
スタN1がオン状態になり、これらのＰチャネルトランジ
スタP1およびＮチャネルトランジスタN1の各ドレイン
（ノア回路32の出力ノード）が接地電位VSSになる。こ
のプログラムモード時の動作は、チップイネーブル制御
信号CE*の“H"レベル／“L"レベルに無関係に行われ、
この時の二入力のノア回路32の出力は“L"レベルにな
る。
子31に書込み用の高電位VPPが入力すると、Ｐチャネル
トランジスタP1がオフ状態になり、Ｎチャネルトランジ
スタN1がオン状態になり、これらのＰチャネルトランジ
スタP1およびＮチャネルトランジスタN1の各ドレイン
（ノア回路32の出力ノード）が接地電位VSSになる。こ
のプログラムモード時の動作は、チップイネーブル制御
信号CE*の“H"レベル／“L"レベルに無関係に行われ、
この時の二入力のノア回路32の出力は“L"レベルにな
る。
上記したような読み出しモード時の二入力のノア回路32
の出力“L"レベルあるいは“H"レベル、プログラムモー
ド時の二入力のノア回路32の出力“L"レベルは、二段の
増幅用インバータ33、34を経て内部信号BYTE*となって
内部回路に与えられる。
の出力“L"レベルあるいは“H"レベル、プログラムモー
ド時の二入力のノア回路32の出力“L"レベルは、二段の
増幅用インバータ33、34を経て内部信号BYTE*となって
内部回路に与えられる。
しかし、上記したようなプログラムモード時には、二入
力のノア回路32のＰチャネルトランジスタP1およびＮチ
ャネルトランジスタN1の各ドレインが接地電位VSSにな
り、各ゲートに高電位VPPが入力しているので、それぞ
れのゲート絶縁膜には高電位VPPのストレスが印加され
ることになる。
力のノア回路32のＰチャネルトランジスタP1およびＮチ
ャネルトランジスタN1の各ドレインが接地電位VSSにな
り、各ゲートに高電位VPPが入力しているので、それぞ
れのゲート絶縁膜には高電位VPPのストレスが印加され
ることになる。
同様に、図示しないが、EPROMのエレクトリック・シグ
ネチャ読み出し用のアドレス端子に接続されている入力
初段回路についても、三値制御の高電位VHが入力するMO
Sトランジスタのゲート絶縁膜に高電位のストレスが印
加される。
ネチャ読み出し用のアドレス端子に接続されている入力
初段回路についても、三値制御の高電位VHが入力するMO
Sトランジスタのゲート絶縁膜に高電位のストレスが印
加される。
上記した書込み用の高電位VPPおよび三値制御の高電位V
Hは、1Mビットや4MビットのEPROMでは、各対応して12.5
Vおよび12Vが用いられる。
Hは、1Mビットや4MビットのEPROMでは、各対応して12.5
Vおよび12Vが用いられる。
一方、EPROMの大容量（例えば16Mビット）化に伴い、素
子の微細化が進んでくると、ゲート絶縁膜厚もスケーリ
ングされ、絶縁膜耐圧も下がってくる。この対策とし
て、外部的な電源レベルは変えずとも、外部から電源入
力をチップ内部で降圧し、内部素子への印加ストレスを
緩和するなどが行われる。
子の微細化が進んでくると、ゲート絶縁膜厚もスケーリ
ングされ、絶縁膜耐圧も下がってくる。この対策とし
て、外部的な電源レベルは変えずとも、外部から電源入
力をチップ内部で降圧し、内部素子への印加ストレスを
緩和するなどが行われる。
しかし、EPROMを大容量化する場合でも、前記したよう
な高電位VPP、VHの値は、ユーザーからみてデバイスの
互換性などを考慮すれば、スケーリングしないことが望
ましい。特に、シグネチャ読み出し用の高電位VHがデバ
イスによって異なると、EPROMライターでの自動判別が
不可能になるので、シグネチャ読み出し用の高電位VHの
値は変更できない。従って、VPP電源端子やシグネチャ
読み出し用のアドレス端子に接続されている入力初段回
路のトランジスタのゲートには、外部から高電位VPP、V
Hが直接に印加されるので、TDDB（経時的なゲート絶縁
膜破壊）などの信頼性上の問題が生じる。
な高電位VPP、VHの値は、ユーザーからみてデバイスの
互換性などを考慮すれば、スケーリングしないことが望
ましい。特に、シグネチャ読み出し用の高電位VHがデバ
イスによって異なると、EPROMライターでの自動判別が
不可能になるので、シグネチャ読み出し用の高電位VHの
値は変更できない。従って、VPP電源端子やシグネチャ
読み出し用のアドレス端子に接続されている入力初段回
路のトランジスタのゲートには、外部から高電位VPP、V
Hが直接に印加されるので、TDDB（経時的なゲート絶縁
膜破壊）などの信頼性上の問題が生じる。
なお、テストモード時に、EPROMのアドレス端子の一部
あるいは制御信号入力端子の一部に対して三値制御の高
電位を印加して内部の高電位検知回路を動作させること
により、内部テスト回路を駆動させて内部回路の信頼性
などのテストを行うように構成する場合にも、テストモ
ード指定用の端子に接続されている入力初段回路でも上
記したと同様の問題が生じる。
あるいは制御信号入力端子の一部に対して三値制御の高
電位を印加して内部の高電位検知回路を動作させること
により、内部テスト回路を駆動させて内部回路の信頼性
などのテストを行うように構成する場合にも、テストモ
ード指定用の端子に接続されている入力初段回路でも上
記したと同様の問題が生じる。
（発明が解決しようとする課題） 上記したように、従来のEPROMは、書込み用の高電位あ
るいは三値制御の高電位が印加される外部端子に接続さ
れている入力初段回路のMOSトランジスタのゲートに外
部から高電位が直接に印加されることにより、TDDBなど
の信頼性上の問題が生じる。
るいは三値制御の高電位が印加される外部端子に接続さ
れている入力初段回路のMOSトランジスタのゲートに外
部から高電位が直接に印加されることにより、TDDBなど
の信頼性上の問題が生じる。
本発明は、上記問題点を解決すべくなされたもので、そ
の目的は、書込み用の高電位あるいは三値制御の高電位
が印加される外部端子に接続されている入力初段回路の
MOSトランジスタのゲートに外部から高電位が直接に印
加されても、このトランジスタのゲート絶縁膜に印加さ
れるストレスを緩和し、TDDBなどの信頼性上の問題を回
避でき、信頼性の高い不揮発性半導体記憶装置を提供す
ることにある。
の目的は、書込み用の高電位あるいは三値制御の高電位
が印加される外部端子に接続されている入力初段回路の
MOSトランジスタのゲートに外部から高電位が直接に印
加されても、このトランジスタのゲート絶縁膜に印加さ
れるストレスを緩和し、TDDBなどの信頼性上の問題を回
避でき、信頼性の高い不揮発性半導体記憶装置を提供す
ることにある。
［発明の構成］ （課題を解決するための手段） 本発明は、書込み用の高電位あるいは三値制御の高電位
が印加される外部端子にそれぞれMOSトランジスタのゲ
ートが接続される入力初段回路を有する不揮発性半導体
記憶装置において、上記外部端子に接続され、外部入力
が高電位であるか否かを検知する高電位検知回路と、こ
の高電位検知回路の検知出力信号に応じて、上記入力初
段回路の基準電位端に印加される電位を接地レベルから
上記外部入力の高電位レベルまでの間の値に設定制御す
る基準電位端制御回路を具備することを特徴とする。
が印加される外部端子にそれぞれMOSトランジスタのゲ
ートが接続される入力初段回路を有する不揮発性半導体
記憶装置において、上記外部端子に接続され、外部入力
が高電位であるか否かを検知する高電位検知回路と、こ
の高電位検知回路の検知出力信号に応じて、上記入力初
段回路の基準電位端に印加される電位を接地レベルから
上記外部入力の高電位レベルまでの間の値に設定制御す
る基準電位端制御回路を具備することを特徴とする。
（作用） 入力初段回路のMOSトランジスタのゲートに外部から高
電位が直接に印加されても、高電位検知回路の検知出力
信号に応じて入力初段回路の基準電位端に印加される電
位が接地レベルから上記外部入力の高電位レベルまでの
間の値に設定されるようになる。これにより、上記トラ
ンジスタのゲート絶縁膜に印加されるストレスが緩和さ
れるので、TDDBなどの信頼性上の問題が回避され、信頼
性の高い不揮発性半導体記憶装置が得られるようにな
る。従って、従来の書込み用の高電位および三値制御の
高電位をスケーリングすることなく、素子の微細化を図
ることが可能になり、不揮発性半導体記憶装置の大容量
化が可能になる。
電位が直接に印加されても、高電位検知回路の検知出力
信号に応じて入力初段回路の基準電位端に印加される電
位が接地レベルから上記外部入力の高電位レベルまでの
間の値に設定されるようになる。これにより、上記トラ
ンジスタのゲート絶縁膜に印加されるストレスが緩和さ
れるので、TDDBなどの信頼性上の問題が回避され、信頼
性の高い不揮発性半導体記憶装置が得られるようにな
る。従って、従来の書込み用の高電位および三値制御の
高電位をスケーリングすることなく、素子の微細化を図
ることが可能になり、不揮発性半導体記憶装置の大容量
化が可能になる。
（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図は、EPROMの入力初段回路を示しており、第３図
に示した従来のEPROMの入力初段回路と比べて、VPP電源
端子31の入力が高電位VPPであるか否かを検知する高電
位検知回路11と、この高電位検知回路11の検知出力信号
に応じて、上記外部入力端子に接続されている入力初段
回路の基準電位端Ａ（Ｎチャネルトランジスタのソー
ス）に印加される電位を接地レベルから上記外部入力の
高電位レベルまでの間の値に設定制御する基準電位端制
御回路12と、二入力のノア回路32のＰチャネルトランジ
スタP2に並列に接続されたＰチャネルのMOSトランジス
タP3とが付加され、インバータ33に代えてCMOS構成の二
入力のナンド回路13が用いられている点が異なり、その
他は同じであるので第３図中と同じ符号を付している。
に示した従来のEPROMの入力初段回路と比べて、VPP電源
端子31の入力が高電位VPPであるか否かを検知する高電
位検知回路11と、この高電位検知回路11の検知出力信号
に応じて、上記外部入力端子に接続されている入力初段
回路の基準電位端Ａ（Ｎチャネルトランジスタのソー
ス）に印加される電位を接地レベルから上記外部入力の
高電位レベルまでの間の値に設定制御する基準電位端制
御回路12と、二入力のノア回路32のＰチャネルトランジ
スタP2に並列に接続されたＰチャネルのMOSトランジス
タP3とが付加され、インバータ33に代えてCMOS構成の二
入力のナンド回路13が用いられている点が異なり、その
他は同じであるので第３図中と同じ符号を付している。
上記基準電位端制御回路12として、本例では、電源の種
類を抑制するために、接地電位VSSまたは電源電位VCCを
出力するように構成されている。即ち、上記基準電位制
御回路12は、上記高電位検知回路11の検知出力端と入力
初段回路の基準電位端Ａとの間に二段接続されたCMOS構
成のインバータ14および15を有し、インバータ14の出力
は前記ＰチャネルトランジスタP3のゲートおよび前記二
入力のナンド回路13の一方の入力端にそれぞれ入力し、
このナンド回路13の他方の入力端には前記二入力のノア
回路32の出力が入力している。上記ナンド回路13および
インバータ14、15はVCC電源およびVCC電源が与えられて
動作する。
類を抑制するために、接地電位VSSまたは電源電位VCCを
出力するように構成されている。即ち、上記基準電位制
御回路12は、上記高電位検知回路11の検知出力端と入力
初段回路の基準電位端Ａとの間に二段接続されたCMOS構
成のインバータ14および15を有し、インバータ14の出力
は前記ＰチャネルトランジスタP3のゲートおよび前記二
入力のナンド回路13の一方の入力端にそれぞれ入力し、
このナンド回路13の他方の入力端には前記二入力のノア
回路32の出力が入力している。上記ナンド回路13および
インバータ14、15はVCC電源およびVCC電源が与えられて
動作する。
また、上記高電位検知回路11は、例えば第２図に示すよ
うに、外部入力端子（本例ではVPP電源端子31）と接地
電位VSSとの間にＰチャネルのMOSトランジスタP5、P4お
よびＮチャネルのMOSトランジスタN3が直列に接続さ
れ、上記ＰチャネルトランジスタP5のソース・基板相互
およびゲート・ドレイン相互が接続され、Ｐチャネルト
ランジスタP4およびＮチャネルトランジスタN3の各ゲー
トに電源電位VCCが与えられ、ＰチャネルトランジスタP
4およびＮチャネルトランジスタN3のドレイン相互接続
点から検知出力VPPHHが出力する。
うに、外部入力端子（本例ではVPP電源端子31）と接地
電位VSSとの間にＰチャネルのMOSトランジスタP5、P4お
よびＮチャネルのMOSトランジスタN3が直列に接続さ
れ、上記ＰチャネルトランジスタP5のソース・基板相互
およびゲート・ドレイン相互が接続され、Ｐチャネルト
ランジスタP4およびＮチャネルトランジスタN3の各ゲー
トに電源電位VCCが与えられ、ＰチャネルトランジスタP
4およびＮチャネルトランジスタN3のドレイン相互接続
点から検知出力VPPHHが出力する。
ここで、上記高電位検知回路11の動作を説明しておく。
VPP電源端子31のレベルが電源電位VCC以下である時に
は、ＰチャネルトランジスタP5およびP4がオフ状態にな
り、ＮチャネルトランジスタN3はオン状態であり、検知
出力VPPHHは“L"レベルになる。これに対して、VPP電源
端子31に電源電位VCCより高い高電位（例えば9V以上）
が入力している時には、ＰチャネルトランジスタP5がオ
ン状態になり、これによりＰチャネルトランジスタP4も
オン状態になり、検知出力VPPHHは“H"レベルになる。
VPP電源端子31のレベルが電源電位VCC以下である時に
は、ＰチャネルトランジスタP5およびP4がオフ状態にな
り、ＮチャネルトランジスタN3はオン状態であり、検知
出力VPPHHは“L"レベルになる。これに対して、VPP電源
端子31に電源電位VCCより高い高電位（例えば9V以上）
が入力している時には、ＰチャネルトランジスタP5がオ
ン状態になり、これによりＰチャネルトランジスタP4も
オン状態になり、検知出力VPPHHは“H"レベルになる。
次に、上記第１図の回路の動作を説明する。
EPROMの読み出しモード時に、VPP電源端子31に“L"レベ
ルあるいは“H"レベルの制御信号BYTEが入力すると、前
記したように高電位検知回路11の検知出力VPPHHは“L"
レベルになるので、この時のインバータ15の“L"レベル
出力（VSS電位）が入力初段回路の基準電位端Ａに与え
られる。ここで、上記インバータ15のＮチャネルトラン
ジスタ（図示せず）のサイズを十分大きくとっておけ
ば、二入力のノア回路32のＮチャネルトランジスタN1お
よびN2の各ソースは直接にVSS電位に接続されているの
にほぼ等しい。また、この時、インバータ14の“H"レベ
ル出力がゲートに与えられるＰチャネルトランジスタP3
はオフ状態になり、上記インバータ14の“H"レベル出力
が一方の入力端に与えられる二入力のナンド回路13は、
二入力のノア回路32の出力を入力とするインバータと同
じ動作をする。即ち、この時の第１図の回路の動作は、
第３図を参照して前述した従来の回路における読み出し
モード時の動作と同じである。
ルあるいは“H"レベルの制御信号BYTEが入力すると、前
記したように高電位検知回路11の検知出力VPPHHは“L"
レベルになるので、この時のインバータ15の“L"レベル
出力（VSS電位）が入力初段回路の基準電位端Ａに与え
られる。ここで、上記インバータ15のＮチャネルトラン
ジスタ（図示せず）のサイズを十分大きくとっておけ
ば、二入力のノア回路32のＮチャネルトランジスタN1お
よびN2の各ソースは直接にVSS電位に接続されているの
にほぼ等しい。また、この時、インバータ14の“H"レベ
ル出力がゲートに与えられるＰチャネルトランジスタP3
はオフ状態になり、上記インバータ14の“H"レベル出力
が一方の入力端に与えられる二入力のナンド回路13は、
二入力のノア回路32の出力を入力とするインバータと同
じ動作をする。即ち、この時の第１図の回路の動作は、
第３図を参照して前述した従来の回路における読み出し
モード時の動作と同じである。
これに対して、EPROMのプログラムモード時に、VPP電源
端子31に書込み用の高電位VPP（本例では12.5V）が入力
すると、前記したように高電位検知回路11の検知出力V
PPHHは“H"レベルになるので、この時のインバータ15の
“H"レベル出力（VCC電位）が入力初段回路の基準電位
端Ａに与えられる。この時、二入力のノア回路32のＰチ
ャネルトランジスタP1およびＮチャネルトランジスタN1
の各ゲートには高電位VPPが与えられているので、上記
ＰチャネルトランジスタP1がオフ状態、Ｎチャネルトラ
ンジスタN1がオン状態になり、これらのＰチャネルトラ
ンジスタP1およびＮチャネルトランジスタN1の各ドレイ
ン（ノア回路32の出力ノード）も“H"レベル（VCC電
位）になる。このプログラムモード時の動作は、チップ
イネーブル制御信号CE*の“H"レベル／“L"レベルに無
関係に行われる。この時、インバータ14の“L"レベル出
力が一方の入力端に与えられる二入力のナンド回路13の
出力は“H"レベルになり、このナンド回路13の出力がイ
ンバータ34により反転され、インバータの34の出力信号
BYTE*は“L"レベル（従来の回路におけるプログラムモ
ード時と同じ）になる。
端子31に書込み用の高電位VPP（本例では12.5V）が入力
すると、前記したように高電位検知回路11の検知出力V
PPHHは“H"レベルになるので、この時のインバータ15の
“H"レベル出力（VCC電位）が入力初段回路の基準電位
端Ａに与えられる。この時、二入力のノア回路32のＰチ
ャネルトランジスタP1およびＮチャネルトランジスタN1
の各ゲートには高電位VPPが与えられているので、上記
ＰチャネルトランジスタP1がオフ状態、Ｎチャネルトラ
ンジスタN1がオン状態になり、これらのＰチャネルトラ
ンジスタP1およびＮチャネルトランジスタN1の各ドレイ
ン（ノア回路32の出力ノード）も“H"レベル（VCC電
位）になる。このプログラムモード時の動作は、チップ
イネーブル制御信号CE*の“H"レベル／“L"レベルに無
関係に行われる。この時、インバータ14の“L"レベル出
力が一方の入力端に与えられる二入力のナンド回路13の
出力は“H"レベルになり、このナンド回路13の出力がイ
ンバータ34により反転され、インバータの34の出力信号
BYTE*は“L"レベル（従来の回路におけるプログラムモ
ード時と同じ）になる。
上記したようなプログラムモード時には、二入力のノア
回路32のＰチャネルトランジスタP1およびＮチャネルト
ランジスタN1の各ゲートに高電位VPPが入力している
が、オン状態のＮチャネルトランジスタN1のドレイン、
ソース、チャネル領域はそれぞれVCC電位になるので、
このＮチャネルトランジスタN1のゲート絶縁膜には、V
PP−VCCの電位（本例では12.5V−5V＝7.5V）しかストレ
スが印加されないことになる。また、この時、付加され
ているＰチャネルトランジスタP3はインバータ14の“L"
レベル出力がゲートに与えられてオン状態になり、二入
力のノア回路32のＰチャネルトランジスタP1のソースも
“H"レベル（VCC電位）になる。しかも、このＰチャネ
ルトランジスタP1はオフ状態であるが、このＰチャネル
トランジスタP1のソース、ドレインはVCC電位になり、
そのゲート下はウェル領域の電位VCCになっているの
で、そのゲート絶縁膜には、前記Ｎチャネルトランジス
タN1と同様に、VPP−VCCの電位（本例では12.5V−5V＝
7.5V）しかストレスが印加されないことになる。
回路32のＰチャネルトランジスタP1およびＮチャネルト
ランジスタN1の各ゲートに高電位VPPが入力している
が、オン状態のＮチャネルトランジスタN1のドレイン、
ソース、チャネル領域はそれぞれVCC電位になるので、
このＮチャネルトランジスタN1のゲート絶縁膜には、V
PP−VCCの電位（本例では12.5V−5V＝7.5V）しかストレ
スが印加されないことになる。また、この時、付加され
ているＰチャネルトランジスタP3はインバータ14の“L"
レベル出力がゲートに与えられてオン状態になり、二入
力のノア回路32のＰチャネルトランジスタP1のソースも
“H"レベル（VCC電位）になる。しかも、このＰチャネ
ルトランジスタP1はオフ状態であるが、このＰチャネル
トランジスタP1のソース、ドレインはVCC電位になり、
そのゲート下はウェル領域の電位VCCになっているの
で、そのゲート絶縁膜には、前記Ｎチャネルトランジス
タN1と同様に、VPP−VCCの電位（本例では12.5V−5V＝
7.5V）しかストレスが印加されないことになる。
なお、上記実施例は、VPP電源端子31に接続されている
入力初段回路を例にとって説明したが、三値制御の高電
位（通常動作時には使用されない範囲の高電位）が印加
される外部端子（シグネチャ読み出し兼用のアドレス端
子、制御信号入力端子の一部、通常動作時には使用され
ない専用端子など）に接続されている入力初段回路に対
しても上記実施例と同様に実施することが可能である。
入力初段回路を例にとって説明したが、三値制御の高電
位（通常動作時には使用されない範囲の高電位）が印加
される外部端子（シグネチャ読み出し兼用のアドレス端
子、制御信号入力端子の一部、通常動作時には使用され
ない専用端子など）に接続されている入力初段回路に対
しても上記実施例と同様に実施することが可能である。
なお、本発明は、上記実施例のEPROMに限らず、EEPRO
M、不揮発性記憶素子が混載された集積回路にも適用す
ることができる。
M、不揮発性記憶素子が混載された集積回路にも適用す
ることができる。
［発明の効果］ 上述したように本発明によれば、書込み用の高電位ある
いは三値制御の高電位が印加される外部端子に接続され
ている入力初段回路のトランジスタのゲートに外部から
高電位が直接に印加されても、このトランジスタのゲー
ト絶縁膜に印加されるストレスを緩和し、TDDBなどの信
頼性上の問題を回避でき、信頼性の高い不揮発性半導体
記憶装置を実現することができる。
いは三値制御の高電位が印加される外部端子に接続され
ている入力初段回路のトランジスタのゲートに外部から
高電位が直接に印加されても、このトランジスタのゲー
ト絶縁膜に印加されるストレスを緩和し、TDDBなどの信
頼性上の問題を回避でき、信頼性の高い不揮発性半導体
記憶装置を実現することができる。
従って、従来の書込み用の高電位および三値制御の高電
位をスケーリングすることなく、素子の微細化を図るこ
とが可能になり、不揮発性半導体記憶装置の大容量化が
可能になる。
位をスケーリングすることなく、素子の微細化を図るこ
とが可能になり、不揮発性半導体記憶装置の大容量化が
可能になる。
第１図は本発明の一実施例に係るEPROMの一部を示す回
路図、第２図は第１図中の高電位検知回路の一例を示す
回路図、第３図は従来のEPROMの一部を示す回路図であ
る。 11…高電位検知回路、12…基準電位端制御回路、13…ナ
ンド回路、14、15、34…インバータ、31…VPP電源端
子、32…ノア回路、Ａ…入力初段回路の基準電位端、P1
〜P5…Ｐチャネルトランジスタ、N1〜N3…Ｎチャネルト
ランジスタ。
路図、第２図は第１図中の高電位検知回路の一例を示す
回路図、第３図は従来のEPROMの一部を示す回路図であ
る。 11…高電位検知回路、12…基準電位端制御回路、13…ナ
ンド回路、14、15、34…インバータ、31…VPP電源端
子、32…ノア回路、Ａ…入力初段回路の基準電位端、P1
〜P5…Ｐチャネルトランジスタ、N1〜N3…Ｎチャネルト
ランジスタ。
Claims (2)
- 【請求項１】第１電位が印加される電源端子と、ソース
が前記電源端子に接続される第1MOSトランジスタと、ド
レインが前記第1MOSトランジスタのドレインに接続され
る第2MOSトランジスタと、VH＞VCC＞VSSなる電位関係を
有する３つの制御信号VH，VCC，VSSを選択的に前記第１
及び第2MOSトランジスタのゲートに与えるための入力端
子と、前記入力端子に制御信号VCC又はVSSが印加された
場合に前記第2MOSトランジスタのソースを前記第１電位
よりも低い第２電位に設定すると共に、前記入力端子に
制御信号VHが印加された場合に前記第１及び第2MOSトラ
ンジスタのソースを前記第２電位よりも高く前記制御信
号VHの電位よりも低い第３電位に設定する手段とを具備
することを特徴とする不揮発性半導体記憶装置。 - 【請求項２】前記第１及び第３電位は、制御信号VCCの
電位に等しく、前記第２電位は、制御信号VSSの電位に
等しくなるように設定されていることを特徴とする請求
項１記載の不揮発性半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2257903A JPH07114078B2 (ja) | 1990-09-26 | 1990-09-26 | 不揮発性半導体記憶装置 |
| US07/763,529 US5289053A (en) | 1990-09-26 | 1991-09-23 | Nonvolatile semiconductor memory device |
| EP91116327A EP0477896B1 (en) | 1990-09-26 | 1991-09-25 | Nonvolatile semiconductor memory device |
| KR1019910016737A KR950013395B1 (ko) | 1990-09-26 | 1991-09-26 | 입력초단회로를 갖춘 불휘발성 반도체기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2257903A JPH07114078B2 (ja) | 1990-09-26 | 1990-09-26 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04134793A JPH04134793A (ja) | 1992-05-08 |
| JPH07114078B2 true JPH07114078B2 (ja) | 1995-12-06 |
Family
ID=17312792
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2257903A Expired - Lifetime JPH07114078B2 (ja) | 1990-09-26 | 1990-09-26 | 不揮発性半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5289053A (ja) |
| EP (1) | EP0477896B1 (ja) |
| JP (1) | JPH07114078B2 (ja) |
| KR (1) | KR950013395B1 (ja) |
Families Citing this family (2)
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|---|---|---|---|---|
| US5809840A (en) * | 1995-02-14 | 1998-09-22 | Shimano, Inc. | Protective cap system for bicycle cable |
| US7636259B1 (en) * | 2006-07-17 | 2009-12-22 | Lallice Semiconductor Corporation | Flash memory array with independently erasable sectors |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4380709A (en) * | 1980-05-15 | 1983-04-19 | Motorola, Inc. | Switched-supply three-state circuit |
| JPS5776921A (en) * | 1980-10-31 | 1982-05-14 | Hitachi Ltd | High voltage switching circuit |
| US4697101A (en) * | 1983-08-30 | 1987-09-29 | Kabushiki Kaisha Toshiba | Read/write control circuit |
| JPS60153223A (ja) * | 1984-01-20 | 1985-08-12 | Ricoh Co Ltd | 入力バツフア回路 |
| US4689504A (en) * | 1985-12-20 | 1987-08-25 | Motorola, Inc. | High voltage decoder |
| GB2201059B (en) * | 1987-02-07 | 1991-01-23 | Motorola Inc | A protection circuit |
| US4779015A (en) * | 1987-05-26 | 1988-10-18 | International Business Machines Corporation | Low voltage swing CMOS receiver circuit |
| GB2222045B (en) * | 1988-08-19 | 1993-04-07 | Motorola Inc | Transistor breakdown protection circuit |
| US4958089A (en) * | 1988-12-20 | 1990-09-18 | Gazelle Microcircuits, Inc. | High output drive FET buffer for providing high initial current to a subsequent stage |
| US4952818A (en) * | 1989-05-17 | 1990-08-28 | International Business Machines Corporation | Transmission line driver circuits |
-
1990
- 1990-09-26 JP JP2257903A patent/JPH07114078B2/ja not_active Expired - Lifetime
-
1991
- 1991-09-23 US US07/763,529 patent/US5289053A/en not_active Expired - Lifetime
- 1991-09-25 EP EP91116327A patent/EP0477896B1/en not_active Expired - Lifetime
- 1991-09-26 KR KR1019910016737A patent/KR950013395B1/ko not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5289053A (en) | 1994-02-22 |
| KR950013395B1 (ko) | 1995-11-08 |
| EP0477896A2 (en) | 1992-04-01 |
| KR920006989A (ko) | 1992-04-28 |
| EP0477896A3 (en) | 1993-02-24 |
| JPH04134793A (ja) | 1992-05-08 |
| EP0477896B1 (en) | 1999-01-13 |
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Legal Events
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