JPH0518068B2 - - Google Patents
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- Publication number
- JPH0518068B2 JPH0518068B2 JP59264456A JP26445684A JPH0518068B2 JP H0518068 B2 JPH0518068 B2 JP H0518068B2 JP 59264456 A JP59264456 A JP 59264456A JP 26445684 A JP26445684 A JP 26445684A JP H0518068 B2 JPH0518068 B2 JP H0518068B2
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- address
- memory
- code
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、ロジツクIC用とメモリIC用の試験
パターンを実時間で混在発生させるパターン発生
器に関するものである。
パターンを実時間で混在発生させるパターン発生
器に関するものである。
近年、１チツプマイクロコンピユータに代表さ
れるような、メモリを搭載したロジツクICが出
現し、試験用のパターン発生器としても、ロジツ
クIC用とメモリIC用の双方を発生可能なパター
ン発生器が必要となつてきた。このようなパター
ン発生器としては、特開昭55−52967号公報に開
示されているものが知られている。これは第１図
に示すごとくシーケンスコントローラ９、インス
トラクシヨンメモリ３、エクササイザ５から成る
メモリIC用試験パターン発生器と、アドレス発
生器８とパターンメモリ１２から成るロジツク
IC用試験パターン発生器の出力をマルチプレク
サ１３により切換出力するものである。即ちメモ
リIC用のパターン発生器では、シーケンスコン
トローラ９により指定されたインストラクシヨン
メモリ３のアドレスからインストラクシヨンが読
み出され、そのインストラクシヨンに応じてエク
ササイザ５から被試験IC素子のメモリ試験用の
パターン（テストデータ、メモリアドレス、制御
信号等）が生成される。一方、ロジツクIC用の
パターン発生器ではロジツク試験用のパターンメ
モリ１２からアドレス発生器８から入力されたア
ドレスのパターンが読み出されて出力される。そ
して所望のシーケンスで２つのパターンを切換え
るため、メモリIC用試験パターン発生器のシー
ケンスコントローラ９とロジツクIC用試験パタ
ーン発生器のアドレス発生器８との間で各々のパ
ターンスタート信号及びパターン終了信号の受け
渡しをする。この信号の受け渡しによつて２つの
パターン発生の同期をとり、かつその切換え時間
の短縮をはかつている。しかしながら、このよう
なパターン発生器においては、全体のハードウエ
ア量が多くなつてしまうと共に、１つの混在試験
パターンを発生させるにも、シーケンスコントロ
ーラ９にロードされるシーケンスプログラムとア
ドレス発生器８にロードされるシーケンスプログ
ラムとの双方が必要であり、また双方のプログラ
ム中において、互のスタートエンド信号の参照が
必要となり、プログラム作成に手間がかかつてし
まうという懸念がある。
れるような、メモリを搭載したロジツクICが出
現し、試験用のパターン発生器としても、ロジツ
クIC用とメモリIC用の双方を発生可能なパター
ン発生器が必要となつてきた。このようなパター
ン発生器としては、特開昭55−52967号公報に開
示されているものが知られている。これは第１図
に示すごとくシーケンスコントローラ９、インス
トラクシヨンメモリ３、エクササイザ５から成る
メモリIC用試験パターン発生器と、アドレス発
生器８とパターンメモリ１２から成るロジツク
IC用試験パターン発生器の出力をマルチプレク
サ１３により切換出力するものである。即ちメモ
リIC用のパターン発生器では、シーケンスコン
トローラ９により指定されたインストラクシヨン
メモリ３のアドレスからインストラクシヨンが読
み出され、そのインストラクシヨンに応じてエク
ササイザ５から被試験IC素子のメモリ試験用の
パターン（テストデータ、メモリアドレス、制御
信号等）が生成される。一方、ロジツクIC用の
パターン発生器ではロジツク試験用のパターンメ
モリ１２からアドレス発生器８から入力されたア
ドレスのパターンが読み出されて出力される。そ
して所望のシーケンスで２つのパターンを切換え
るため、メモリIC用試験パターン発生器のシー
ケンスコントローラ９とロジツクIC用試験パタ
ーン発生器のアドレス発生器８との間で各々のパ
ターンスタート信号及びパターン終了信号の受け
渡しをする。この信号の受け渡しによつて２つの
パターン発生の同期をとり、かつその切換え時間
の短縮をはかつている。しかしながら、このよう
なパターン発生器においては、全体のハードウエ
ア量が多くなつてしまうと共に、１つの混在試験
パターンを発生させるにも、シーケンスコントロ
ーラ９にロードされるシーケンスプログラムとア
ドレス発生器８にロードされるシーケンスプログ
ラムとの双方が必要であり、また双方のプログラ
ム中において、互のスタートエンド信号の参照が
必要となり、プログラム作成に手間がかかつてし
まうという懸念がある。
本発明の目的は、よりハードウエア量の少な
く、シーケンスプログラム作成も容易な混在試験
パターン発生用のパターン発生器を提供すること
にある。
く、シーケンスプログラム作成も容易な混在試験
パターン発生用のパターン発生器を提供すること
にある。
本発明は、ロジツク試験パターン用のアドレス
発生器とメモリ試験パターン用のシーケンスコン
トローラの類似機能に着目し、これら２つの機能
を１つのアドレス発生器により実現するため、第
２図に示すように、１つのアドレス発生器１４に
よりロジツク試験用のパターンメモリ１８とメモ
リ試験用のインストラクシヨンメモリ１９の双方
のアクセスを行うと共に、アドレス発生器１４の
出力するアドレスがパターンメモリ１８に向けら
れたものなのかインストラクシヨンメモリ１９に
向けられたものなのかを判別する相手判別手段１
５と、その手段１５の出力よつてエクササイザ等
の動作の活性化または禁止を行なう動作制御回路
１６，１７と、出力パターンの切換えを行なうマ
ルチプレクサ１３より構成したことを特徴とする
ものである。
発生器とメモリ試験パターン用のシーケンスコン
トローラの類似機能に着目し、これら２つの機能
を１つのアドレス発生器により実現するため、第
２図に示すように、１つのアドレス発生器１４に
よりロジツク試験用のパターンメモリ１８とメモ
リ試験用のインストラクシヨンメモリ１９の双方
のアクセスを行うと共に、アドレス発生器１４の
出力するアドレスがパターンメモリ１８に向けら
れたものなのかインストラクシヨンメモリ１９に
向けられたものなのかを判別する相手判別手段１
５と、その手段１５の出力よつてエクササイザ等
の動作の活性化または禁止を行なう動作制御回路
１６，１７と、出力パターンの切換えを行なうマ
ルチプレクサ１３より構成したことを特徴とする
ものである。
以下、実施例を第３図及び第４図を用いて詳細
に説明する。第３図は本発明の一実施例を示すブ
ロツク図で、１つのアドレス発生器１４と、アド
レスの向けられた相手を判別する試験パターン切
換えコードを取り込み、出力するコードレジスタ
１５（第２図の相手判別手段に相当）とコードレ
ジスタ１５により指定された試験パターン発生器
へクロツクを通過させるクロツク制御回路１６，
１７（第２図の動作制御回路に相当）と、ロジツ
ク用試験パターン発生器１８と、メモリ試験パタ
ーン発生器１９と、試験パターンを選択出力する
マルチプレクサ１３より構成される。
に説明する。第３図は本発明の一実施例を示すブ
ロツク図で、１つのアドレス発生器１４と、アド
レスの向けられた相手を判別する試験パターン切
換えコードを取り込み、出力するコードレジスタ
１５（第２図の相手判別手段に相当）とコードレ
ジスタ１５により指定された試験パターン発生器
へクロツクを通過させるクロツク制御回路１６，
１７（第２図の動作制御回路に相当）と、ロジツ
ク用試験パターン発生器１８と、メモリ試験パタ
ーン発生器１９と、試験パターンを選択出力する
マルチプレクサ１３より構成される。
クロツクはアドレス発生器１４とコードレジス
タ１５とクロツク制御回路１６，１７とに与えら
れており、このクロツクを基準として回路全体が
動作する。クロツク制御回路１６はコード３が入
力された時にクロツクを通過状態とし、クロツク
制御回路１７はコード０が入力されたときクロツ
クを通過状態とする。
タ１５とクロツク制御回路１６，１７とに与えら
れており、このクロツクを基準として回路全体が
動作する。クロツク制御回路１６はコード３が入
力された時にクロツクを通過状態とし、クロツク
制御回路１７はコード０が入力されたときクロツ
クを通過状態とする。
第４図は第３図の実施例の動作を具体的に示し
たタイムチヤート例であり、以下、第３図、第４
図を用いて本実施例の動作を説明する。第４図に
おいて、１サイクル目のクロツクにより、コード
レジスタ１５はアドレス発生器１４より予め与え
られていたコード３を取り込み、同時にアドレス
発生器１４はアドレスABCDとコード０を出力
する。このアドレスABCDは、アドレスレジス
タ２１とインストラクシヨンメモリ２３に与えら
れる。ところがコードレジスタ１５は、取り込ん
だコード３を相手判別のコードとして出力してい
るから第２番目のクロツクが入力された時にクロ
ツク制御回路１６はこのコード３を検出し、クロ
ツクを通過させる。従つてこのクロツクによりア
ドレスレジスタ２１に与えられていたアドレス
ABCDがアドレスレジスタ２１に取り込まれる。
同時にクロツク制御回１６を通過したクロツクは
切換フリツプフロツプ２８のセツト信号ともなる
から、２番目のクロツク時点からこのフリツプフ
ロツプ２８出力もオンとなり、マルチプレクサ１
３はパターンメモリ２２出力を選択する。次にア
ドレスレジスタ２１は取り込んだアドレス
ABCDをパターンメモリ２２に与えるのでパタ
ーンメモリ２２はこのアドレスに応じた試験パタ
ーン１０１０をマルチプレクサ１３に与える。マ
ルチプレクサ１３は前述したようにこのＡ入力側
を選択しているので、被試験素子にこの試験パタ
ーン１０１０が与えられる。又、２番目のクロツ
クにより、コードレジスタ１５は１サイクル目の
クロツクで与えられていたコード０を取り込んで
おり、この時アドレス発生器１４はアドレス２２
２２とコード３を出力している。この内アドレス
２２２２はアドレスレジスタ２１とインストラク
シヨンメモリ２３に与えられる。この内インスト
ラクシヨンメモリ２３は、アドレス発生器１４の
出力アドレス２２２２に応じたオペコード000と
オペランド0101を出力する。デコーダ２４はオペ
コード000がLDR（ロードレジスタ）であること
をデコードし、演算器２５にオペランドの取り込
み信号を出力し、レジスタ２６にデータロードエ
ネーブル信号を出力する。演算器２５はオペラン
ド0101を取り込み、レジスタ２６に出力する。こ
のような動作が終了すると３番目のクロツクが入
力されるが、この時コードレジスタ１５にはコー
ド０が入つているのでクロツク制御回路１７がこ
のクロツクを通過させ、これがレジスタ２６に印
加されてレジスタ２６はデータ0101を取り込み出
力する。又、回路１７を通過したクロツクは切り
換えフリツプフロツプ２８にリセツト信号として
印加されるのでこのフリツプフロツプ２８の出力
Ｑは０となつてマルチプレクサ１３のＢ入力側を
選択する。従つてレジスタ２６にセツトされた試
験パターン０１０１がマルチプレクサ１３を通つ
て被試験素子へ与えられる。以下同様な動作をく
り返すことにより試験パターンが、被試験素子に
与えられる。
たタイムチヤート例であり、以下、第３図、第４
図を用いて本実施例の動作を説明する。第４図に
おいて、１サイクル目のクロツクにより、コード
レジスタ１５はアドレス発生器１４より予め与え
られていたコード３を取り込み、同時にアドレス
発生器１４はアドレスABCDとコード０を出力
する。このアドレスABCDは、アドレスレジス
タ２１とインストラクシヨンメモリ２３に与えら
れる。ところがコードレジスタ１５は、取り込ん
だコード３を相手判別のコードとして出力してい
るから第２番目のクロツクが入力された時にクロ
ツク制御回路１６はこのコード３を検出し、クロ
ツクを通過させる。従つてこのクロツクによりア
ドレスレジスタ２１に与えられていたアドレス
ABCDがアドレスレジスタ２１に取り込まれる。
同時にクロツク制御回１６を通過したクロツクは
切換フリツプフロツプ２８のセツト信号ともなる
から、２番目のクロツク時点からこのフリツプフ
ロツプ２８出力もオンとなり、マルチプレクサ１
３はパターンメモリ２２出力を選択する。次にア
ドレスレジスタ２１は取り込んだアドレス
ABCDをパターンメモリ２２に与えるのでパタ
ーンメモリ２２はこのアドレスに応じた試験パタ
ーン１０１０をマルチプレクサ１３に与える。マ
ルチプレクサ１３は前述したようにこのＡ入力側
を選択しているので、被試験素子にこの試験パタ
ーン１０１０が与えられる。又、２番目のクロツ
クにより、コードレジスタ１５は１サイクル目の
クロツクで与えられていたコード０を取り込んで
おり、この時アドレス発生器１４はアドレス２２
２２とコード３を出力している。この内アドレス
２２２２はアドレスレジスタ２１とインストラク
シヨンメモリ２３に与えられる。この内インスト
ラクシヨンメモリ２３は、アドレス発生器１４の
出力アドレス２２２２に応じたオペコード000と
オペランド0101を出力する。デコーダ２４はオペ
コード000がLDR（ロードレジスタ）であること
をデコードし、演算器２５にオペランドの取り込
み信号を出力し、レジスタ２６にデータロードエ
ネーブル信号を出力する。演算器２５はオペラン
ド0101を取り込み、レジスタ２６に出力する。こ
のような動作が終了すると３番目のクロツクが入
力されるが、この時コードレジスタ１５にはコー
ド０が入つているのでクロツク制御回路１７がこ
のクロツクを通過させ、これがレジスタ２６に印
加されてレジスタ２６はデータ0101を取り込み出
力する。又、回路１７を通過したクロツクは切り
換えフリツプフロツプ２８にリセツト信号として
印加されるのでこのフリツプフロツプ２８の出力
Ｑは０となつてマルチプレクサ１３のＢ入力側を
選択する。従つてレジスタ２６にセツトされた試
験パターン０１０１がマルチプレクサ１３を通つ
て被試験素子へ与えられる。以下同様な動作をく
り返すことにより試験パターンが、被試験素子に
与えられる。
以上のように、本実施例によれば、１つのアド
レス発生器１４と簡単な回路であるところの相手
判別手段としてのコードレジスタ１５、動作制御
回路としてのクロツク制御回路１６，１７を設け
ることにより２つのパルス発生を行えるから、ハ
ードウエア量が少く、またシーケンスプログラム
を１つ作成すればよい。
レス発生器１４と簡単な回路であるところの相手
判別手段としてのコードレジスタ１５、動作制御
回路としてのクロツク制御回路１６，１７を設け
ることにより２つのパルス発生を行えるから、ハ
ードウエア量が少く、またシーケンスプログラム
を１つ作成すればよい。
本発明によれば、ハードウエア量が少なくかつ
シーケンスプログラム作成の容易な混在試験パタ
ーン発生用のパターン発生器が実現できるという
効果がある。
シーケンスプログラム作成の容易な混在試験パタ
ーン発生用のパターン発生器が実現できるという
効果がある。
第１図は従来のパターン発生器のブロツク図、
第２図は本発明のパターン発生器の概要を示す
図、第３図は本発明の一実施例を示すブロツク
図、第４図は第３図の実施例の動作タイムチヤー
ト例である。 １３……マルチプレクサ、１４……アドレス発
生器、１５……コードレジスタ、１６，１７……
クロツク制御回路、１８……ロジツクIC用試験
パターン発生器、１９……メモリIC用試験用パ
ターン発生器。２８……切り換えフリツプフロツ
プ。
第２図は本発明のパターン発生器の概要を示す
図、第３図は本発明の一実施例を示すブロツク
図、第４図は第３図の実施例の動作タイムチヤー
ト例である。 １３……マルチプレクサ、１４……アドレス発
生器、１５……コードレジスタ、１６，１７……
クロツク制御回路、１８……ロジツクIC用試験
パターン発生器、１９……メモリIC用試験用パ
ターン発生器。２８……切り換えフリツプフロツ
プ。
Claims (1)
- １ 与えられたアドレスに応じて制御記憶装置よ
り読み出された制御データに従つて演算装置がデ
イジタルパターンを演算出力する演算パターン発
生手段と、与えられたアドレスに応じて予め格納
記憶したデイジタルパターンを読み出し出力する
記憶パターン発生手段と、与えられたプログラム
に従つて所望の順序で上記演算パターン発生手段
及び記憶パターン発生手段へのアドレスとそのア
ドレスが上記いずれのパターン発生手段へのアド
レスかを示すコードとを対にして発生するシーケ
ンサと、上記コードを判別することによつて上記
演算パターン発生手段もしくは記憶パターン発生
手段の一方の動作を開始せしめ他方の動作を禁止
する動作制御手段とを備えたことを特徴とするパ
ターン発生器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59264456A JPS61142476A (ja) | 1984-12-17 | 1984-12-17 | パタ−ン発生器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59264456A JPS61142476A (ja) | 1984-12-17 | 1984-12-17 | パタ−ン発生器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61142476A JPS61142476A (ja) | 1986-06-30 |
| JPH0518068B2 true JPH0518068B2 (ja) | 1993-03-10 |
Family
ID=17403454
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59264456A Granted JPS61142476A (ja) | 1984-12-17 | 1984-12-17 | パタ−ン発生器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61142476A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003062843A1 (en) * | 2002-01-18 | 2003-07-31 | Advantest Corporation | Tester |
-
1984
- 1984-12-17 JP JP59264456A patent/JPS61142476A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61142476A (ja) | 1986-06-30 |
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