JPH0518149B2 - - Google Patents
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- Publication number
- JPH0518149B2 JPH0518149B2 JP59111945A JP11194584A JPH0518149B2 JP H0518149 B2 JPH0518149 B2 JP H0518149B2 JP 59111945 A JP59111945 A JP 59111945A JP 11194584 A JP11194584 A JP 11194584A JP H0518149 B2 JPH0518149 B2 JP H0518149B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- pattern
- holes
- wiring pattern
- conductor width
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004020 conductor Substances 0.000 claims description 22
- 238000000034 method Methods 0.000 claims description 11
- 230000002093 peripheral effect Effects 0.000 claims 1
- 238000004519 manufacturing process Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 238000005452 bending Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000008719 thickening Effects 0.000 description 1
Landscapes
- Manufacturing Of Printed Wiring (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、印刷配線基板のパターンレイアウ
ト装置に用いられる高密度印刷配線方法に関す
る。
ト装置に用いられる高密度印刷配線方法に関す
る。
近年、印刷配線板の高密度化に対する要求が高
まつている。そこで、印刷配線の高密度化を図る
ために、次の２つの方法が考えられている。
まつている。そこで、印刷配線の高密度化を図る
ために、次の２つの方法が考えられている。
信号線の導体幅を細くすることにより、１格
子間（例えば0.1インチ）に配設可能な最大信
号線数を増やす。
子間（例えば0.1インチ）に配設可能な最大信
号線数を増やす。
ランダムスルーホールのランド径を小さくす
ることにより、１格子間に配設可能な最大信号
線数を増やす。
ることにより、１格子間に配設可能な最大信号
線数を増やす。
しかし、このような方法を適用して作られる印
刷配線板には、高度な製造技術が要求されるラン
ド径の小さなランダムスルーホールや導体幅の細
い信号線（以下配線パターンと称す）が極めて多
数存在し、クリアランスも厳しいものに設定され
ているため、印刷配線の高密度化は図れるものの
製造歩留りの低下を招く欠点があつた。このた
め、上記，の方法を採用したDA（Design
Automaion）プログラムによる自動配線では、
配線処理のステツプに続く不要スルーホール削除
処理のステツプにより、配線時にランダム配置さ
れたランダムスルーホールを、配線パターンの経
路改善によつて極力削減することが考慮されてい
る。しかしながら、このようにしても、ランダム
径の小さなランダムスルーホールは多数存在す
る。
刷配線板には、高度な製造技術が要求されるラン
ド径の小さなランダムスルーホールや導体幅の細
い信号線（以下配線パターンと称す）が極めて多
数存在し、クリアランスも厳しいものに設定され
ているため、印刷配線の高密度化は図れるものの
製造歩留りの低下を招く欠点があつた。このた
め、上記，の方法を採用したDA（Design
Automaion）プログラムによる自動配線では、
配線処理のステツプに続く不要スルーホール削除
処理のステツプにより、配線時にランダム配置さ
れたランダムスルーホールを、配線パターンの経
路改善によつて極力削減することが考慮されてい
る。しかしながら、このようにしても、ランダム
径の小さなランダムスルーホールは多数存在す
る。
そこで、特願昭58−201309号、特願昭58−
138842号に示されるような高密度印刷配線方法に
より、自動配線処理に続く不要スルーホールの削
除処理、ランドの大径化処理等により、配線時に
ランダム配置されたランダムスルーホールを、配
線パターンの線路改善によつて極力削減すること
や、第１図に示すようなグリツドオフセツト（配
線時には点線で示す幅をもつて処理され、実線で
示す幅までのオフセツト値がデータベースに記憶
される。製造資料（例えば作画テープ）の作成時
には、オフセツト値が加味されて実線の径路に配
線パターンが設置される）、更には第２図に示す
ようなベンデイング（配線時には点線幅で処理さ
れ、後処理で実線のように径路変更される）によ
り、クリアランスを改善することが考慮されてい
る。
138842号に示されるような高密度印刷配線方法に
より、自動配線処理に続く不要スルーホールの削
除処理、ランドの大径化処理等により、配線時に
ランダム配置されたランダムスルーホールを、配
線パターンの線路改善によつて極力削減すること
や、第１図に示すようなグリツドオフセツト（配
線時には点線で示す幅をもつて処理され、実線で
示す幅までのオフセツト値がデータベースに記憶
される。製造資料（例えば作画テープ）の作成時
には、オフセツト値が加味されて実線の径路に配
線パターンが設置される）、更には第２図に示す
ようなベンデイング（配線時には点線幅で処理さ
れ、後処理で実線のように径路変更される）によ
り、クリアランスを改善することが考慮されてい
る。
しかしながら、このような処理を行なつても導
体幅の細い配線パターンは多数存在し、製造歩留
りの実質的な低下は避けられなかつた。
体幅の細い配線パターンは多数存在し、製造歩留
りの実質的な低下は避けられなかつた。
この発明は上記事情に鑑みてなされたものでそ
の目的は、製造歩留りを犠牲にすることなく印刷
配線の高密度化が図れる高密度印刷配線方法を提
供することにある。
の目的は、製造歩留りを犠牲にすることなく印刷
配線の高密度化が図れる高密度印刷配線方法を提
供することにある。
本発明は予め設定された細線幅の許容配線密度
（ピン間本数）をもつて配線パターンを施した後
に、その各配線パターンが許容配線本数よりも少
ない場合に、そのパターンの線幅を太線化処理し
て、許される範囲内で、配線パターンを太くし、
高密度印刷配線基板の製造歩留りを良好にしたも
のである。
（ピン間本数）をもつて配線パターンを施した後
に、その各配線パターンが許容配線本数よりも少
ない場合に、そのパターンの線幅を太線化処理し
て、許される範囲内で、配線パターンを太くし、
高密度印刷配線基板の製造歩留りを良好にしたも
のである。
以下、第３図乃至第９図を参照して本発明の一
実施例を説明する。第３図は本発明の一実施例に
係る計算機システム（自動配線処理装置）の構成
を示すブロツク図である。図中、３０はシステム
の中心をなすCPUで、主メモリ３１に格納され
ている自動配線プログラム３２に従い、外部記憶
装置３３に格納されている設計フアイル（データ
ベース）３４を用いて印刷配線基板の自動配線処
理を行なう。３５は外部記憶装置３３などの入出
力装置とCPU３０（主メモリ３１）との間のデ
ータ入出力制御を行なう入出力制御装置である。
実施例を説明する。第３図は本発明の一実施例に
係る計算機システム（自動配線処理装置）の構成
を示すブロツク図である。図中、３０はシステム
の中心をなすCPUで、主メモリ３１に格納され
ている自動配線プログラム３２に従い、外部記憶
装置３３に格納されている設計フアイル（データ
ベース）３４を用いて印刷配線基板の自動配線処
理を行なう。３５は外部記憶装置３３などの入出
力装置とCPU３０（主メモリ３１）との間のデ
ータ入出力制御を行なう入出力制御装置である。
第４図は上記第３図の装置で実現される本発明
の一実施例による自動配線処理の手順を示すフロ
ーチヤートである。第４図に於いて、S1は大ま
かな配線を行なうステツプ、S2は配線パターン
層変更によつて不要スルーホールを削除するステ
ツプ、S3は配線パターンの径路変更によつてラ
ンダムスルーホールのランド径を大きくするステ
ツプ、S4は厳しいクリアランスをできるだけ改
善する事を考慮して細かな配線を行なうステツ
プ、S5はS4で細かな径路が決つた配線パターン
を取り出すステツプ、S6は全ての配線パターン
に対して処理したかを調べるステツプ、S7はS5
で取り出した配線パターン周辺の配線情報（禁止
帯、ピン、スルーホールの位置と大きさ、周辺に
走つている配線パターンの位置と太さ）を取り出
すステツプ、S8は導体幅を太くする事ができる
か調べるステツプ、S9は配線パターンの導体幅
を太くするステツプである。
の一実施例による自動配線処理の手順を示すフロ
ーチヤートである。第４図に於いて、S1は大ま
かな配線を行なうステツプ、S2は配線パターン
層変更によつて不要スルーホールを削除するステ
ツプ、S3は配線パターンの径路変更によつてラ
ンダムスルーホールのランド径を大きくするステ
ツプ、S4は厳しいクリアランスをできるだけ改
善する事を考慮して細かな配線を行なうステツ
プ、S5はS4で細かな径路が決つた配線パターン
を取り出すステツプ、S6は全ての配線パターン
に対して処理したかを調べるステツプ、S7はS5
で取り出した配線パターン周辺の配線情報（禁止
帯、ピン、スルーホールの位置と大きさ、周辺に
走つている配線パターンの位置と太さ）を取り出
すステツプ、S8は導体幅を太くする事ができる
か調べるステツプ、S9は配線パターンの導体幅
を太くするステツプである。
第５図乃至第９図はそれぞれ上記実施例の配線
処理動作を説明するためのもので、第５図は、印
刷配線基板上での配線単位となる基本格子、及び
２種類の準格子を示す図、第６図、及び第８図は
それぞれ導体幅の変更対象となる大まかな自動配
線処理時の配線パターンを示す図、第７図、及び
第９図はそれぞれ上記第６図、及び第８図のパタ
ーンに対して上記第４図に示す太線化のパターン
処理を施したパターン例を示す図である。図中、
５１，６２，７２，８３，９３はピン、ランダム
スルーホールを設定できる（配線径路として使用
できる）基本格子、５２，６３，７３，８４，９
５は基本格子を８等分した準格子で配線径路とし
て使用できる。５３，９４は基本格子を５等分し
た準格子で配線径路として使用できる。６１，７
１，８１，９１はピンまたは、ピンと同じランド
径のランダムスルーホール、８２，９２はランド
径を大きくできなかつたランド径の小さいランダ
ムスルーホール、６４，８５，９７は配線時に使
用した導体幅の細い配線パターン、７４，９６は
第４図のフローチヤートで示されたステツプによ
り、導体幅を太くした（太線化処理された）配線
パターンである。
処理動作を説明するためのもので、第５図は、印
刷配線基板上での配線単位となる基本格子、及び
２種類の準格子を示す図、第６図、及び第８図は
それぞれ導体幅の変更対象となる大まかな自動配
線処理時の配線パターンを示す図、第７図、及び
第９図はそれぞれ上記第６図、及び第８図のパタ
ーンに対して上記第４図に示す太線化のパターン
処理を施したパターン例を示す図である。図中、
５１，６２，７２，８３，９３はピン、ランダム
スルーホールを設定できる（配線径路として使用
できる）基本格子、５２，６３，７３，８４，９
５は基本格子を８等分した準格子で配線径路とし
て使用できる。５３，９４は基本格子を５等分し
た準格子で配線径路として使用できる。６１，７
１，８１，９１はピンまたは、ピンと同じランド
径のランダムスルーホール、８２，９２はランド
径を大きくできなかつたランド径の小さいランダ
ムスルーホール、６４，８５，９７は配線時に使
用した導体幅の細い配線パターン、７４，９６は
第４図のフローチヤートで示されたステツプによ
り、導体幅を太くした（太線化処理された）配線
パターンである。
配線基板上は第５図のように、基本格子５１，
及び２種類の準格子５２，５３で表わすことがで
きる。
及び２種類の準格子５２，５３で表わすことがで
きる。
これら各格子５１，５２，５３のうち、第４図
に示すステツプS1，S4の配線時には基本格子５
１、準格子５２を配線径路として使用する。又、
ピン及びランダムスルーホール６１，７１，８
１，８２，９１，９２は基本格子５１上に位置す
る。又、ピン、ランド径の大きなランダムスルー
ホール６１，７１，８１，９１は基本格子間の準
格子５２を２本、準格子５３を１本使用できなく
する。又、ランド径の小さなランダムスルーホー
ル８２，９２は基本格子間の準格子５２を１本使
用できなくする。
に示すステツプS1，S4の配線時には基本格子５
１、準格子５２を配線径路として使用する。又、
ピン及びランダムスルーホール６１，７１，８
１，８２，９１，９２は基本格子５１上に位置す
る。又、ピン、ランド径の大きなランダムスルー
ホール６１，７１，８１，９１は基本格子間の準
格子５２を２本、準格子５３を１本使用できなく
する。又、ランド径の小さなランダムスルーホー
ル８２，９２は基本格子間の準格子５２を１本使
用できなくする。
配線処理は、〔大まかな配線（ステツプS1）を
行つた後、基本格子５１、準格子５２を用いた細
かな配線（ステツプS4）を行なう〕という条件
で、先ず、ステツプS1にて、ランド径の小さな
ランダムスルーホールと、導体幅の細い配線パタ
ーンを用いた大まかな配線を行なう。その後、ス
テツプS2にて、配線パターンの層変更により不
要スルーホールを削除する。更にステツプS3に
て、配線パターンの径路変更によりランド径を大
きくする処理を行なつた後、ステツプS4にて、
厳しいクリアランスを改善することを考慮した細
かな配線を行なう。このような処理を経した配線
パターンに於いて、第６図、及び第８図に示すよ
うに、配線パターンの導体幅を太く（例えば実績
のあるピン間２本配線で用いる太さ）できる個所
が存在する場合がある。そこでステツプS5にて、
１つの配線パターンの位置情報を取り出す。更
に、ステツプS7でこの配線パターン周辺の配線
情報を取り出す。そして、これらの情報から、ス
テツプS8にて、導体幅を太くできるか否か（ピ
ン間３本で設定した導体幅をピン間２本で設定し
た導体幅に変更できるか否か）を調べる。ステツ
プS8で調べた結果、太線化が可能であれば、ス
テツプS9にて導体幅を太くする。第７図は第６
図のパターンに対し準格子５２を用いて導体幅を
太くしたケース、又、第９図は第８図のパターン
に対し、準格子５２，５３を用いて導体幅を太く
したケースをそれぞれ示している。
行つた後、基本格子５１、準格子５２を用いた細
かな配線（ステツプS4）を行なう〕という条件
で、先ず、ステツプS1にて、ランド径の小さな
ランダムスルーホールと、導体幅の細い配線パタ
ーンを用いた大まかな配線を行なう。その後、ス
テツプS2にて、配線パターンの層変更により不
要スルーホールを削除する。更にステツプS3に
て、配線パターンの径路変更によりランド径を大
きくする処理を行なつた後、ステツプS4にて、
厳しいクリアランスを改善することを考慮した細
かな配線を行なう。このような処理を経した配線
パターンに於いて、第６図、及び第８図に示すよ
うに、配線パターンの導体幅を太く（例えば実績
のあるピン間２本配線で用いる太さ）できる個所
が存在する場合がある。そこでステツプS5にて、
１つの配線パターンの位置情報を取り出す。更
に、ステツプS7でこの配線パターン周辺の配線
情報を取り出す。そして、これらの情報から、ス
テツプS8にて、導体幅を太くできるか否か（ピ
ン間３本で設定した導体幅をピン間２本で設定し
た導体幅に変更できるか否か）を調べる。ステツ
プS8で調べた結果、太線化が可能であれば、ス
テツプS9にて導体幅を太くする。第７図は第６
図のパターンに対し準格子５２を用いて導体幅を
太くしたケース、又、第９図は第８図のパターン
に対し、準格子５２，５３を用いて導体幅を太く
したケースをそれぞれ示している。
このような太線化処理により、導体幅の細い製
造歩留りの悪い配線パターンを極力少なくするこ
とができる。
造歩留りの悪い配線パターンを極力少なくするこ
とができる。
以上詳記したように本発明の高密度印刷配線方
法によれば、配線密度を低下させることなく、製
造技術の難しい細い導体幅を持つた信号線をでき
るだけ少なくし、製造歩留りをより一層向上でき
る。
法によれば、配線密度を低下させることなく、製
造技術の難しい細い導体幅を持つた信号線をでき
るだけ少なくし、製造歩留りをより一層向上でき
る。
第１図はグリツドオフセツト手段を説明するた
めの図、第２図はベンデイング処理手段を説明す
るための図、第３図は本発明の一実施例に於ける
ハードウエアの構成を示すブロツク図、第４図は
上記実施例に於ける自動配線処理手段を示すフロ
ーチヤート、第５図は上記実施例に於ける格子を
説明するための図、第６図乃至第９図はそれぞれ
上記実施例に於けるパターン処理動作を説明する
ためのパターン例を示す図である。 ３０……CPU、３１……主メモリ、３２……
自動配線プログラム、３３……外部記憶装置、３
４……設計フアイル（データベース）、３５……
入出力制御装置、５１……基本格子、５２，５３
……準格子、６４，７４，８５，９６，９７……
配線パターン。
めの図、第２図はベンデイング処理手段を説明す
るための図、第３図は本発明の一実施例に於ける
ハードウエアの構成を示すブロツク図、第４図は
上記実施例に於ける自動配線処理手段を示すフロ
ーチヤート、第５図は上記実施例に於ける格子を
説明するための図、第６図乃至第９図はそれぞれ
上記実施例に於けるパターン処理動作を説明する
ためのパターン例を示す図である。 ３０……CPU、３１……主メモリ、３２……
自動配線プログラム、３３……外部記憶装置、３
４……設計フアイル（データベース）、３５……
入出力制御装置、５１……基本格子、５２，５３
……準格子、６４，７４，８５，９６，９７……
配線パターン。
Claims (1)
- １ 印刷配線基板の自動配線処理装置に於いて、
一定の格子を単位とした、ランド付・ランドレス
の各スルーホール位置、及びピン間配置本数を含
む予め設定されたパターンレイアウト条件の下に
配線処理されたパターンに対し、配線パターンの
位置情報と、その各配線パターンの周辺情報を各
配線単位で取出し、格子間配線本数が上記パター
ンレイアウト条件で示される許容本数よりも少な
いことを確認した際に、当該配線パターンに対し
て、その導体幅を上記許容本数に対して設定され
た導体幅よりも太い導体幅に変更処理する高密度
印刷配線方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59111945A JPS60254786A (ja) | 1984-05-31 | 1984-05-31 | 高密度印刷配線方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59111945A JPS60254786A (ja) | 1984-05-31 | 1984-05-31 | 高密度印刷配線方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60254786A JPS60254786A (ja) | 1985-12-16 |
| JPH0518149B2 true JPH0518149B2 (ja) | 1993-03-11 |
Family
ID=14574084
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59111945A Granted JPS60254786A (ja) | 1984-05-31 | 1984-05-31 | 高密度印刷配線方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60254786A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63108466A (ja) * | 1986-10-27 | 1988-05-13 | Fujitsu Ltd | 計算機援用設計装置 |
-
1984
- 1984-05-31 JP JP59111945A patent/JPS60254786A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60254786A (ja) | 1985-12-16 |
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