JPH05181757A - アドレス不一致検出回路 - Google Patents

Abstract

(57)【要約】 【目的】 データ書き込み時のアドレスと読みだし時の
アドレスとの不一致を全アドレスについて正確に検出で
きるようにする。 【構成】 データ書き込み時にはアドレスの全ビットに
ついてアドレス用チェックビットが生成されメモリアレ
イ１２に書き込まれる。そしてメモリアレイ１２に書き
込まれたデータの読みだし時にはアドレスの全ビットと
記憶素子に書き込まれたアドレス用チェックビットとか
らアドレス用シンドローム情報が生成され、この情報に
基づき書き込み時のアドレスと読みだし時のアドレスと
の一致・不一致が判定される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、主記憶装置に設けられ
データの書き込みアドレスと読みだしアドレスとの不一
致を検出するアドレス不一致検出回路に関する。

【０００２】

【従来の技術】従来、この種のアドレス不一致検出回路
は、アドレスの全ビットについて排他的論理和を行い１
ビットのアドレスパリティビットを生成すると共に、デ
ータの書き込み時にはチェックビット生成回路にアドレ
スパリティビットを組み込んでチェックビットを生成
し、このチェックビットを書き込みデータと共に記憶素
子へ書き込みようにしている。そして、データの読みだ
し時には読みだしデータと同時にチェックビットも読み
だすようにし、書き込み時のアドレスパリティビットと
読みだし時のアドレスパリティビットとを比較しこれら
の一致・不一致を判定するようにしている。

【０００３】

【発明が解決しようとする課題】従来のアドレス不一致
検出回路は、アドレスの不一致を検出する場合、アドレ
スの全ビットについて排他的論理和演算を行いアドレス
パリティビットを生成するようにしている。このため、
例えばデータの書き込み時のアドレスと読みだし時のア
ドレスのうち任意の２ビットが反転して不一致となって
いるような場合にも、アドレスパリティビットの値は双
方のアドレスが一致している場合と変わらないことか
ら、双方のアドレスが一致と判定され、アドレスの不一
致が正確に検出できないという問題があった。

【０００４】

【課題を解決するための手段】このような課題を解決す
るために本発明は、アドレスの全ビットからアドレス用
チェックビットを生成すると共に記憶素子に書き込まれ
るデータの全ビットからデータ用チェックビットを生成
して記憶素子へ書き込むチェックビット生成回路と、こ
のチェックビット生成回路へのアドレス及びデータを選
択する第１のセレクタと、アドレスの全ビットと記憶素
子に書き込まれたアドレス用チェックビットとからアド
レス用シンドローム情報を生成すると共に記憶素子から
の読みだしデータと記憶素子に書き込まれたデータ用チ
ェックビットとからデータ用シンドローム情報を生成す
るシンドローム生成回路と、アドレス用シンドローム情
報を生成するためのアドレス及びアドレス用チェックビ
ットとデータ用シンドローム情報を生成するための読み
だしデータ及びデータ用チェックビットとを選択してシ
ンドローム生成回路へ与える第２のセレクタと、シンド
ローム生成回路から出力されたシンドローム情報を取り
込んで書き込み時のアドレスと読みだし時のアドレスと
の一致・不一致を検出するデコーダとを備えたものであ
る。

【０００５】

【作用】データ書き込み時にはアドレスの全ビットにつ
いてアドレス用チェックビットが生成され記憶素子に書
き込まれる。そして記憶素子に書き込まれたデータの読
みだし時にはアドレスの全ビットと記憶素子に書き込ま
れたアドレス用チェックビットとからアドレス用シンド
ローム情報が生成され、この情報に基づき書き込み時の
アドレスと読みだし時のアドレスとの一致・不一致が判
定される。

【０００６】

【実施例】以下、本発明について図面を参照して説明す
る。図１は、本発明に係るアドレス不一致検出回路の一
実施例を示すブロック図である。同図において、プロセ
ッサ１からのアドレス出力は、アドレス線２０を介して
アドレスレジスタ２へ接続され、アドレスレジスタ２
は、アドレス線１３を介しセレクタ２７，２９及びメモ
リアレイ１２のアドレス端子（以下、ＡＤＲ端子）と接
続されている。また、プロセッサ１からのデータ出力
は、書き込みデータ線２１を介して書き込みデータレジ
スタ３へ送出され、書き込みデータレジスタ３は、書き
込みデータ線１４を介してセレクタ２７及び書き込みデ
ータレジスタ１０に接続されている。また、セレクタ２
７は、アドレスまたは書き込みデータにそれぞれ固有の
符号であるチェックビットを生成するチェックビット生
成回路５とアドレスデータ線２８を介して接続されてい
る。

【０００７】書き込みデータレジスタ１０は、入力側に
は書き込みデータレジスタ３の出力とチェックビット生
成回路５の出力とが接続されると共に、出力側は記憶素
子書き込みデータ線２４を介してメモリアレイ１２の書
き込みデータ端子（以下、ＷＤ端子）と接続されてい
る。また、メモリアレイ１２からのデータ出力は、読み
だしデータ端子（以下、ＲＤ端子），読みだしデータ線
２５を介して読みだしデータレジスタ１１へ接続され
る。ここで、読みだしデータレジスタ１１は読みだしデ
ータ線１５を介してセレクタ２９及び誤りビット訂正回
路７に接続されている。また、セレクタ２９はアドレス
データ線３０を介し、アドレスまたは読みだしデータ及
びそれぞれ固有のチェックビットの誤りの有無を判別す
る符号であるシンドローム情報を生成するシンドローム
生成回路６と接続されている。

【０００８】シンドローム生成回路６の出力は、シンド
ローム情報信号線１６を介してエラー情報保持回路８及
び取り込んだシンドローム情報が「０」か否かでエラー
の発生の有無を判断するデコーダ９に接続され、さらに
デコーダ９はそれぞれ誤りビット位置情報信号線２３及
びエラー情報信号線１７を介し誤りビット訂正回路７及
びエラー情報保持回路８に接続されている。さらに、誤
りビット訂正回路７の出力は、読みだしデータ線１９を
介して訂正データレジスタ４へ送出されると共に、訂正
データレジスタ４は訂正データ線２２を介してプロセッ
サ１と接続されている。また、エラー情報保持回路８の
出力は、エラー報告信号線１８を介してプロセッサ１へ
接続される。

【０００９】次に、このアドレス不一致検出回路の動作
について説明する。はじめに書き込み時の動作から説明
する。プロセッサ１から出力されたアドレス信号は、ア
ドレスレジスタ２を経てセレクタ２７とメモリアレイ１
２のＡＤＲ端子へ出力される。セレクタ２７は、アドレ
ス信号を選択しチェックビット生成回路５へ出力する。
チェックビット生成回路５は、アドレス信号を受け取っ
てアドレス用のチェックビットを生成し、書き込みデー
タレジスタ１０へ出力する。

【００１０】一方、プロセッサ１から出力された書き込
みデータは、書き込みデータレジスタ３を経て書き込み
データレジスタ１０とセレクタ２７とに出力される。セ
レクタ２７は、書き込みデータ線１４に出力される書き
込みデータを選択しチェックビット生成回路５へ出力す
る。チェックビット生成回路５は、書き込みデータを受
け取ってデータ用のチェックビットを生成し書き込みデ
ータレジスタ１０へ出力する。書き込みデータ，データ
用チェックビット，アドレス用チェックビットは、書き
込みデータレジスタ１０からメモリアレイ１２のＷＤ端
子へ出力され記憶素子に書き込まれる。

【００１１】次に、読みだし時の動作について説明す
る。プロセッサ１から出力されたアドレス信号は、アド
レスレジスタ２を経てセレクタ２９とメモリアレイ１２
のＡＤＲ端子に出力される。出力されたアドレスに書き
込まれている読みだしデータ，データ用チェックビッ
ト，アドレス用チェックビットは、メモリアレイ１２の
ＲＤ端子，読みだしデータレジスタ１１を経てセレクタ
２９へ出力される。セレクタ２９は、アドレス信号とメ
モリアレイ１２から出力されたアドレス用チェックビッ
トを選択してシンドローム生成回路６へ出力する。シン
ドローム生成回路６はアドレス信号とアドレス用チェッ
クビット信号とを取り込みアドレス用のシンドローム情
報を生成する。

【００１２】シンドローム生成回路６は、生成したシン
ドローム情報をデコーダ９とエラー情報保持回路８とへ
出力する。デコーダ９は受け取ったシンドローム情報が
「０」ではないときには、書き込み時のアドレスと読み
だし時のアドレスとが一致していないと判断し、エラー
情報信号線１７へアドレス不一致エラー信号を出力す
る。エラー情報保持回路８は、デコーダ９から出力され
たアドレス不一致エラー信号を取り込み、エラー報告信
号線１８を介しプロセッサ１へアドレス不一致エラーの
報告を行う。

【００１３】また、デコーダ９は、受け取ったシンドロ
ーム情報が「０」ならば、書き込み時のアドレスと読み
だし時のアドレスとが一致していると判断し、この場合
セレクタ２９は読みだしデータとデータ用チェックビッ
トとを選択してシンドローム生成回路６へ送出する。シ
ンドローム生成回路６は、読みだしデータとデータチェ
ック用ビットとを取り込み、シンドローム情報を生成し
デコーダ９とエラー情報保持回路８とに送出する。

【００１４】この場合、デコーダ９は生成されたシンド
ローム情報からエラー無しか訂正可能なエラーか、或い
は訂正不可能なエラーかを判断し、訂正可能なエラーな
らば誤りビット位置情報信号線２３を介し誤りビット位
置情報信号をビット訂正回路７へ出力して訂正を行わ
せ、この結果を訂正データレジスタ４を介しプロセッサ
１へ送出させる。一方、デコーダ９が訂正不可能エラー
と判断した場合は、訂正不可能エラー情報信号をエラー
情報保持回路８へ出力する。そして、エラー情報保持回
路８は、プロセッサ１に訂正不可能エラーの報告を行
う。

【００１５】このように、チェックビット生成回路５
は、アドレスの全ビットに亙ってアドレス用チェックビ
ットを生成し、これを書き込みデータと共に記憶素子に
書き込む。そして読みだし時にシンドローム生成回路６
は、アドレスの全ビットと記憶素子に書き込まれたアド
レス用チェックビットとからアドレス用シンドローム情
報を生成しデコーダ９へ出力する。デコーダ９は、シン
ドローム情報を取り込み、書き込み時のアドレスと読み
だし時のアドレスとが一致しているか否かを判断し、不
一致の場合にはアドレス不一致エラーを出力することに
より、全アドレスに亙って書き込みアドレスと読みだし
アドレスとの不一致が正確に検出でき、アドレス系回路
の信頼性を向上させることが可能となる。

【００１６】

【発明の効果】以上説明したように本発明は、データ書
き込み時にはアドレスの全ビットについてアドレス用チ
ェックビットを生成してこれを記憶素子に書き込むと共
に、データ読みだし時にはアドレスの全ビットと記憶素
子に書き込まれたアドレス用チェックビットとからアド
レス用シンドローム情報を生成して、この情報に基づき
書き込み時のアドレスと読みだし時のアドレスとの一致
・不一致を判定するようにしたので、書き込みアドレス
と読みだしアドレスとの不一致が全アドレスについて正
確に検出できるという効果がある。

【図面の簡単な説明】

【図１】本発明に係るアドレス不一致検出回路の一実施
例を示すブロック図である。

【符号の説明】

１ プロセッサ ２ アドレスレジスタ ３，１０ 書き込みレジスタ ４ 訂正データレジスタ ５ チェックビット生成回路 ６ シンドローム生成回路 ７ 誤りビット訂正回路 ８ エラー情報保持回路 ９ デコーダ １１ 読みだしデータレジスタ １２ メモリアレイ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 主記憶装置に設けられデータの書き込み
   アドレスと読みだしアドレスとの不一致を検出するアド
   レス不一致検出回路おいて、 アドレスの全ビットからアドレス用チェックビットを生
   成すると共に記憶素子に書き込まれるデータの全ビット
   からデータ用チェックビットを生成して前記記憶素子へ
   書き込むチェックビット生成回路と、このチェックビッ
   ト生成回路へのアドレス及びデータを選択する第１のセ
   レクタと、アドレスの全ビットと記憶素子に書き込まれ
   たアドレス用チェックビットとからアドレス用シンドロ
   ーム情報を生成すると共に前記記憶素子からの読みだし
   データと記憶素子に書き込まれたデータ用チェックビッ
   トとからデータ用シンドローム情報を生成するシンドロ
   ーム生成回路と、前記アドレス用シンドローム情報を生
   成するためのアドレス及びアドレス用チェックビットと
   前記データ用シンドローム情報を生成するための前記読
   みだしデータ及びデータ用チェックビットとを選択して
   前記シンドローム生成回路へ与える第２のセレクタと、
   前記シンドローム生成回路から出力されたシンドローム
   情報を取り込んで書き込み時のアドレスと読みだし時の
   アドレスとの一致・不一致を検出するデコーダとを備え
   たことを特徴とするアドレス不一致検出回路。