JPH0769874B2 - メモリシステムにおけるエラー検出装置 - Google Patents
メモリシステムにおけるエラー検出装置Info
- Publication number
- JPH0769874B2 JPH0769874B2 JP62170587A JP17058787A JPH0769874B2 JP H0769874 B2 JPH0769874 B2 JP H0769874B2 JP 62170587 A JP62170587 A JP 62170587A JP 17058787 A JP17058787 A JP 17058787A JP H0769874 B2 JPH0769874 B2 JP H0769874B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- error
- bit
- error detection
- correction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000001514 detection method Methods 0.000 title claims description 40
- 208000011580 syndromic disease Diseases 0.000 claims description 25
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000011835 investigation Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 1
Landscapes
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はメモリ部とエラー検出・訂正回路を具備するメ
モリシステムにおけるエラー検出装置に関するものであ
る。
モリシステムにおけるエラー検出装置に関するものであ
る。
第２図は、従来のエラー検出方式を実施するためのメモ
リシステムのシステム構成を示すブロック図である。図
示するように、メモリシステムはエラー検出・訂正回路
10及びメモリ部20とで構成されている。
リシステムのシステム構成を示すブロック図である。図
示するように、メモリシステムはエラー検出・訂正回路
10及びメモリ部20とで構成されている。
エラー検出・訂正回路10は、１ビットエラー訂正・複数
ビットエラー検出用のチェックビット生成回路11、オン
・オフ制御端子付ドライバ12、オン・オフ制御端子付レ
シーバ13、１ビットエラー訂正・複数ビットエラー検出
用のシンドローム生成回路14、シンドロームデコード回
路15、データ訂正回路16及びオン・オフ制御端子付ドラ
イバ17を具備する。
ビットエラー検出用のチェックビット生成回路11、オン
・オフ制御端子付ドライバ12、オン・オフ制御端子付レ
シーバ13、１ビットエラー訂正・複数ビットエラー検出
用のシンドローム生成回路14、シンドロームデコード回
路15、データ訂正回路16及びオン・オフ制御端子付ドラ
イバ17を具備する。
また、メモリ部20は、データワードエリア21及び冗長・
ワードメモリ部22を具備している。
ワードメモリ部22を具備している。
上記構成のメモリシステムにおいて、メモリ部20に書込
み時（以下「メモリ書込みサイクル」という）は、中央
処理装置（以下「CPU」という）が複数のｎビットの書
込みデータS1を出力し、書込み制御信号S2をオン、読取
り要求信号S4をオフ、読取り制御信号S7をオフに設定す
る。
み時（以下「メモリ書込みサイクル」という）は、中央
処理装置（以下「CPU」という）が複数のｎビットの書
込みデータS1を出力し、書込み制御信号S2をオン、読取
り要求信号S4をオフ、読取り制御信号S7をオフに設定す
る。
これにより、ｎビットの書込みデータS1は書込み制御信
号S2のオン信号によりオンの状態にあるオン・オフ制御
端子付ドライバ12を経由し、書込みデータS9となり、次
にメモリ部20のデータワードエリア21のCPUに指定され
た番地に書込まれる。
号S2のオン信号によりオンの状態にあるオン・オフ制御
端子付ドライバ12を経由し、書込みデータS9となり、次
にメモリ部20のデータワードエリア21のCPUに指定され
た番地に書込まれる。
同時に書込みデータS1は、１ビットエラー訂正・複数ビ
ットエラー検出用のチェックビット生成回路11（以下
「チェックビット生成回路11」という）に入力され、エ
ラーの訂正能力のある決まった規則にてｍビットのエラ
ー訂正用チェックビットS8となり、書込み制御信号S2の
オン信号によりオン状態にあるオン・オフ制御端子付ド
ライバ12を経由し、エラー訂正用チェックビットS10と
なり、次にメモリ部20の冗長・ワードエリア22のCPUに
より指定された番地に書込まれる。
ットエラー検出用のチェックビット生成回路11（以下
「チェックビット生成回路11」という）に入力され、エ
ラーの訂正能力のある決まった規則にてｍビットのエラ
ー訂正用チェックビットS8となり、書込み制御信号S2の
オン信号によりオン状態にあるオン・オフ制御端子付ド
ライバ12を経由し、エラー訂正用チェックビットS10と
なり、次にメモリ部20の冗長・ワードエリア22のCPUに
より指定された番地に書込まれる。
また、読取り制御信号S7がオフのためオン・オフ制御端
子付レシーバ13がオフの状態になりｎビットの書込みデ
ータS9及びｍビットのエラー訂正用チェックビットS10
はオン・オフ制御端子付レシーバ13にて抑止される。
子付レシーバ13がオフの状態になりｎビットの書込みデ
ータS9及びｍビットのエラー訂正用チェックビットS10
はオン・オフ制御端子付レシーバ13にて抑止される。
また、読取り要求信号S4がオフのためオン・オフ制御端
子付ドライバ17がオフの状態になり訂正された読取りデ
ータS3は出力されない。
子付ドライバ17がオフの状態になり訂正された読取りデ
ータS3は出力されない。
以上、メモリ書込みサイクルにてエラー訂正用チェック
ビットS8の生成を行ない、それぞれ冗長・ワードエリア
22に書込むことと、書込みデータS1をデータワードエリ
ア21に書込むことを行なう。
ビットS8の生成を行ない、それぞれ冗長・ワードエリア
22に書込むことと、書込みデータS1をデータワードエリ
ア21に書込むことを行なう。
次に、メモリ部20より読取る時（以下「メモリ読取りサ
イクル」という）は、読取る番地をCPUよりメモリ部20
に指示し、データワードエリア21よりｎビットの読取り
データS9と冗長・ワードエリア22よりｍビットのエラー
訂正用チェックビットS10をオン・オフ制御端子付レシ
ーバ13で受ける。この時、CPUより書込み制御信号S2を
オフ、読取り要求信号S4をオン、読取り制御信号S7をオ
ンに設定することにより、オン・オフ制御端子付レシー
バ13はオン状態になり、書込みデータS9及びエラー訂正
用チェックビットS10を受信し、それぞれ無訂正読取り
データS11及びエラー訂正用チェックビットS12として、
１ビットエラー訂正・複数ビットエラー検出用のシンド
ローム生成回路14（以下「シンドローム生成回路14」と
いう）に入力される。シンドローム生成回路14は、無訂
正読取りデータS11とエラー訂正用チェックビットS12に
より、書込み時に行なうエラー訂正用チェックビット生
成規則と逆の決められた規則にて、エラー時はエラーの
起こったビットが判定できるシンドロームビットS13を
生成する。
イクル」という）は、読取る番地をCPUよりメモリ部20
に指示し、データワードエリア21よりｎビットの読取り
データS9と冗長・ワードエリア22よりｍビットのエラー
訂正用チェックビットS10をオン・オフ制御端子付レシ
ーバ13で受ける。この時、CPUより書込み制御信号S2を
オフ、読取り要求信号S4をオン、読取り制御信号S7をオ
ンに設定することにより、オン・オフ制御端子付レシー
バ13はオン状態になり、書込みデータS9及びエラー訂正
用チェックビットS10を受信し、それぞれ無訂正読取り
データS11及びエラー訂正用チェックビットS12として、
１ビットエラー訂正・複数ビットエラー検出用のシンド
ローム生成回路14（以下「シンドローム生成回路14」と
いう）に入力される。シンドローム生成回路14は、無訂
正読取りデータS11とエラー訂正用チェックビットS12に
より、書込み時に行なうエラー訂正用チェックビット生
成規則と逆の決められた規則にて、エラー時はエラーの
起こったビットが判定できるシンドロームビットS13を
生成する。
このシンドロームビットS13は、シンドロームデコード
回路15に入力され、該シンドロームデコード回路15に
て、シンドロームビットS13よりエラーの起こったビッ
ト数及び１ビットエラーの場合は、エラービットのデコ
ードを行ない、１ビットエラー検出時は、訂正データS
14を出力すると同時に１ビットエラー検出信号S5をCPU
に報告し、複数ビットエラー検出時は複数ビットエラー
検出信号S6をCPUに報告する。
回路15に入力され、該シンドロームデコード回路15に
て、シンドロームビットS13よりエラーの起こったビッ
ト数及び１ビットエラーの場合は、エラービットのデコ
ードを行ない、１ビットエラー検出時は、訂正データS
14を出力すると同時に１ビットエラー検出信号S5をCPU
に報告し、複数ビットエラー検出時は複数ビットエラー
検出信号S6をCPUに報告する。
次にシンドロームデコード回路15でデコードされたビッ
ト及び無訂正読取りデータS11は、データ訂正回路16に
てビットエラーの場合は訂正され、訂正読取りデータS
15となり、オン・オフ制御端子付ドライバ17に入力され
る。オン・オフ制御端子付ドライバ17は読取り要求信号
S4がオン信号であるからオン状態であり、訂正読取りデ
ータS15を訂正された読取りデータS3としてCPUに送出す
る。
ト及び無訂正読取りデータS11は、データ訂正回路16に
てビットエラーの場合は訂正され、訂正読取りデータS
15となり、オン・オフ制御端子付ドライバ17に入力され
る。オン・オフ制御端子付ドライバ17は読取り要求信号
S4がオン信号であるからオン状態であり、訂正読取りデ
ータS15を訂正された読取りデータS3としてCPUに送出す
る。
以上、メモリ読取りサイクルにて、エラーの検出を行な
い、１ビットエラー検出時はエラーの発生したビットの
訂正と１ビットエラー検報告をCPUに行なう。複数ビッ
トエラー検出時は、複数ビットエラー検出報告をCPUに
行なう。
い、１ビットエラー検出時はエラーの発生したビットの
訂正と１ビットエラー検報告をCPUに行なう。複数ビッ
トエラー検出時は、複数ビットエラー検出報告をCPUに
行なう。
〔発明が解決しようとする問題点〕 しかしながら上記従来のエラー検出方式では、メモリ読
取りサイクル時のみエラー検出・訂正を行なっているの
で、エラー検出時はメモリ書込みサイクル時に誤ったデ
ータをメモリ部20に書込んだのか、メモリ部20にてその
データを保持中にそのデータが反転したのか、メモリ部
20からデータを読取り中にデータが誤まったのかの判定
判断がつかず、エラー発生個所が限定できないという問
題があった。
取りサイクル時のみエラー検出・訂正を行なっているの
で、エラー検出時はメモリ書込みサイクル時に誤ったデ
ータをメモリ部20に書込んだのか、メモリ部20にてその
データを保持中にそのデータが反転したのか、メモリ部
20からデータを読取り中にデータが誤まったのかの判定
判断がつかず、エラー発生個所が限定できないという問
題があった。
本発明は上述の点に鑑みてなされたもので、検出したエ
ラーがどの時点で発生したのか判断がつかないという問
題点を解決し、的確なエラー発生情報を提供できるメモ
リシステムにおけるエラー検出装置を提供することにあ
る。
ラーがどの時点で発生したのか判断がつかないという問
題点を解決し、的確なエラー発生情報を提供できるメモ
リシステムにおけるエラー検出装置を提供することにあ
る。
上記問題点を解決するため本発明は、第１図に示すよう
に、前記メモリシステムのエラー検出・訂正回路10に書
込み制御信号S2及び読取り制御信号S7の論理和信号を生
成する論理和回路18を設け、メモリ書込みサイクル時に
書込みデータS9及びエラー訂正用チェックビットS10を
受信するためのオン・オフ制御端子付レシーバ13を該論
理和回路18からの論理和信号により動作させるように構
成した。
に、前記メモリシステムのエラー検出・訂正回路10に書
込み制御信号S2及び読取り制御信号S7の論理和信号を生
成する論理和回路18を設け、メモリ書込みサイクル時に
書込みデータS9及びエラー訂正用チェックビットS10を
受信するためのオン・オフ制御端子付レシーバ13を該論
理和回路18からの論理和信号により動作させるように構
成した。
上記の如く構成することにより、メモリ書込みサイクル
時にもエラー検出が可能となり、エラー発生個所の限定
ができることになり、エラー発生個所の調査時間の短縮
とエラー発生個所の確実な検知ができる。
時にもエラー検出が可能となり、エラー発生個所の限定
ができることになり、エラー発生個所の調査時間の短縮
とエラー発生個所の確実な検知ができる。
以下、本発明の一実施例を図面に基づいて説明する。
第１図は本発明に係るエラー検出方式を実施するための
メモリシステムのシステム構成を示すブロック図であ
る。同図において、第２図と同一符号を付した部分は同
一又は相当部分を示す。
メモリシステムのシステム構成を示すブロック図であ
る。同図において、第２図と同一符号を付した部分は同
一又は相当部分を示す。
第１図において、18は論理和回路で、本発明のエラー検
出方式を採用するために設けたものである。該論理和回
路18の一方の入力には書込み制御信号S2が接続され、も
う一方の入力には読取り制御信号S7が接続される。ま
た、出力はオン・オフ制御端子付レシーバ13に接続され
ている。
出方式を採用するために設けたものである。該論理和回
路18の一方の入力には書込み制御信号S2が接続され、も
う一方の入力には読取り制御信号S7が接続される。ま
た、出力はオン・オフ制御端子付レシーバ13に接続され
ている。
上記の如く構成されたメモリシステムにおいて、先ずメ
モリ書込みサイクル時は、従来と同様にCPUが複雑のｎ
ビットの書込みデータS1を出力し、書込み制御信号S2を
オン、読取り要求信号S4をオフ、読取り制御信号S7をオ
フに設定する。
モリ書込みサイクル時は、従来と同様にCPUが複雑のｎ
ビットの書込みデータS1を出力し、書込み制御信号S2を
オン、読取り要求信号S4をオフ、読取り制御信号S7をオ
フに設定する。
これにより、ｎビットの書込みデータS1は書込み制御信
号S2のオン信号によりオンの状態にあるオン・オフ制御
端子付ドライバ12を経由し、書込みデータS9となり、次
にメモリ部20のデータワードエリア21のCPUに指定され
た番地に書込まれる。
号S2のオン信号によりオンの状態にあるオン・オフ制御
端子付ドライバ12を経由し、書込みデータS9となり、次
にメモリ部20のデータワードエリア21のCPUに指定され
た番地に書込まれる。
同時に書込みデータS1はチェックビット生成回路11に入
力され、エラー訂正能力のある決まった規則にてｍビッ
トのエラー訂正用チェックビットS8となり、オン状態に
あるオン・オフ制御端子付ドライバ12を経由して、エラ
ー訂正用チェックビットS10となり、次にメモリ部20の
冗長・ワードエリア22のCPUにより指定された番地に書
込まれる。以上は、従来と同様の動作である。
力され、エラー訂正能力のある決まった規則にてｍビッ
トのエラー訂正用チェックビットS8となり、オン状態に
あるオン・オフ制御端子付ドライバ12を経由して、エラ
ー訂正用チェックビットS10となり、次にメモリ部20の
冗長・ワードエリア22のCPUにより指定された番地に書
込まれる。以上は、従来と同様の動作である。
次に本発明のエラー検出方式を採用するにあたって追加
した前記論理回路18の出力は、一方の書込み制御信号S2
がオンのためオン状態となる。これによりオン・オフ制
御端子付レシーバ13は、オン状態となり、ｎビットの書
込みデータS9及びｍビットのエラー訂正用チェックビッ
トS10を受信する。
した前記論理回路18の出力は、一方の書込み制御信号S2
がオンのためオン状態となる。これによりオン・オフ制
御端子付レシーバ13は、オン状態となり、ｎビットの書
込みデータS9及びｍビットのエラー訂正用チェックビッ
トS10を受信する。
この受信した無訂正読取りデータS11及びエラー訂正用
チェックビットS12としてシンドローム生成回路14に入
力される。シンドローム生成回路14は、無訂正読取りデ
ータS11とエラー訂正用チェックビットS12より、書込み
時に行なうエラー訂正用チェックビット生成規則と逆の
決められた規則にて、エラーの起こったビットが判定で
きるシンドロームビットS13を生成する。
チェックビットS12としてシンドローム生成回路14に入
力される。シンドローム生成回路14は、無訂正読取りデ
ータS11とエラー訂正用チェックビットS12より、書込み
時に行なうエラー訂正用チェックビット生成規則と逆の
決められた規則にて、エラーの起こったビットが判定で
きるシンドロームビットS13を生成する。
このシンドロームビットS13はシンドロームデコード回
路15に入力され、シンドロームデコード回路15にてシン
ドリームビットS13よりエラーの起こったビット数及び
１ビットエラーの場合は、エラービットのデコードを行
ない、１ビットエラー検出時は、訂正データS14を出力
すると同時に、１ビットエラー検出信号S5をCPUに報告
し、複数ビットエラー検出時は、複数ビットエラー検出
信号S6をCPUに報告する。
路15に入力され、シンドロームデコード回路15にてシン
ドリームビットS13よりエラーの起こったビット数及び
１ビットエラーの場合は、エラービットのデコードを行
ない、１ビットエラー検出時は、訂正データS14を出力
すると同時に、１ビットエラー検出信号S5をCPUに報告
し、複数ビットエラー検出時は、複数ビットエラー検出
信号S6をCPUに報告する。
次に、シンドロームデコード回路15でデコードされたビ
ット及び無訂正読取りデータS11は、データ訂正回路16
にて１ビットエラーの場合は訂正され、訂正読取りデー
タS15となり、オン・オフ制御端子付ドライバ17に入力
される。オン・オフ制御端子付ドライバ17は読取り要求
信号S4がオフであるからオフ状態にあり、訂正読取りデ
ータS15は出力されない。
ット及び無訂正読取りデータS11は、データ訂正回路16
にて１ビットエラーの場合は訂正され、訂正読取りデー
タS15となり、オン・オフ制御端子付ドライバ17に入力
される。オン・オフ制御端子付ドライバ17は読取り要求
信号S4がオフであるからオフ状態にあり、訂正読取りデ
ータS15は出力されない。
以上、メモリ書込みサイクルでは、エラー訂正用チェッ
クビットの生成を行ない、それを冗長・ワードエリア22
に書込むことと書込みデータをデータワードエリア21に
書込むこと及びエラーの検出を行ない、１ビットエラー
検出時は１ビットエラー検出報告をCPUに行なう。ま
た、複数ビットエラー検出時は複数ビットエラー検出報
告をCPUに行なう。
クビットの生成を行ない、それを冗長・ワードエリア22
に書込むことと書込みデータをデータワードエリア21に
書込むこと及びエラーの検出を行ない、１ビットエラー
検出時は１ビットエラー検出報告をCPUに行なう。ま
た、複数ビットエラー検出時は複数ビットエラー検出報
告をCPUに行なう。
次に、メモリ読取りサイクル時は、従来のメモリ読取り
サイクル時と同時にCPUより書込み制御信号S2をオフ、
読取り要求信号S4をオン、読取り制御信号S7をオンに設
定することにより、本発明により追加された論理和回路
18の出力は、一方の入力の読取り制御信号S7がオンのた
めオン状態になる。これによりオン・オフ制御端子付レ
シーバ13がオン状態となり、以下従来のメモリ読取りサ
イクルと同様の働きを行なう。
サイクル時と同時にCPUより書込み制御信号S2をオフ、
読取り要求信号S4をオン、読取り制御信号S7をオンに設
定することにより、本発明により追加された論理和回路
18の出力は、一方の入力の読取り制御信号S7がオンのた
めオン状態になる。これによりオン・オフ制御端子付レ
シーバ13がオン状態となり、以下従来のメモリ読取りサ
イクルと同様の働きを行なう。
これにより、従来の回路と同様、メモリ読取りサイクル
にてエラーの検出を行ない、１ビットエラー検出時はエ
ラーの発生したビットの訂正と１ビットエラー検出報告
をCPUに行なう。複数ビットエラー検出時は、複数ビッ
トエラー検出報告をCPUに行なう。
にてエラーの検出を行ない、１ビットエラー検出時はエ
ラーの発生したビットの訂正と１ビットエラー検出報告
をCPUに行なう。複数ビットエラー検出時は、複数ビッ
トエラー検出報告をCPUに行なう。
以上説明したように、上記実施例によれば、エラー検出
・訂正回路10にメモリ書込みサイクル時に書込みデータ
S9及びエラー訂正用チェックビットS10を受信するため
のオン・オフ制御端子付レシーバ13をオンする論理回路
18を設けることでメモリ書込みサイクル時にもエラー検
出が可能となり、エラー発生個所の限定ができることに
より、エラー発生個所の調査時間の短縮とエラー発生個
所の確実な検知ができる。
・訂正回路10にメモリ書込みサイクル時に書込みデータ
S9及びエラー訂正用チェックビットS10を受信するため
のオン・オフ制御端子付レシーバ13をオンする論理回路
18を設けることでメモリ書込みサイクル時にもエラー検
出が可能となり、エラー発生個所の限定ができることに
より、エラー発生個所の調査時間の短縮とエラー発生個
所の確実な検知ができる。
以上、説明したように本発明によれば下記のような優れ
た効果が得られる。
た効果が得られる。
書込み制御信号と読込み制御信号の論理和信号を生成す
る論理和回路を設け、該論理和回路の出力を第２のオン
・オフ制御端子付ドライバの読取り制御信号入力端子に
接続するので、論理和回路を設けるという簡単な構成で
メモリ書込みサイクル時にもエラー検出が可能となると
共に、エラー発生個所の限定ができ、エラー発生個所の
確実性の向上が図れる。
る論理和回路を設け、該論理和回路の出力を第２のオン
・オフ制御端子付ドライバの読取り制御信号入力端子に
接続するので、論理和回路を設けるという簡単な構成で
メモリ書込みサイクル時にもエラー検出が可能となると
共に、エラー発生個所の限定ができ、エラー発生個所の
確実性の向上が図れる。
第１図は本発明に係るエラー検出方式を実施するための
メモリシステムのシステム構成を示すブロック図、第２
図は従来のエラー検出方式を実施するためのメモリシス
テムのシステム構成を示すブロック図である。 図中、10……エラー検出・訂正回路、11……チェックビ
ット生成回路、12……オン・オフ制御端子付ドライバ、
13……オン・オフ制御端子付ドライバ、13……オン・オ
フ制御端子付レシーバ、14……シンドローム生成回路、
15……シンドロームデコード回路、16……データ訂正回
路、17……オン・オフ制御端子付ドライバ、18……論理
和回路、20……メモリ部、21……データワードエリア、
22……冗長・ワードエリア。
メモリシステムのシステム構成を示すブロック図、第２
図は従来のエラー検出方式を実施するためのメモリシス
テムのシステム構成を示すブロック図である。 図中、10……エラー検出・訂正回路、11……チェックビ
ット生成回路、12……オン・オフ制御端子付ドライバ、
13……オン・オフ制御端子付ドライバ、13……オン・オ
フ制御端子付レシーバ、14……シンドローム生成回路、
15……シンドロームデコード回路、16……データ訂正回
路、17……オン・オフ制御端子付ドライバ、18……論理
和回路、20……メモリ部、21……データワードエリア、
22……冗長・ワードエリア。
Claims (1)
- 【請求項１】メモリ部（20）及びエラー検出・訂正回路
（10）を具備し、 前記メモリ部（20）は書込みデータを格納するデータ・
ワードエリア（21）と、エラー検出・訂正用チェックビ
ットを格納する冗長・ワードエリア（22）とを具備し、 前記エラー検出・訂正回路（10）はCPUからの書込みデ
ータを受信しエラー検出・訂正用チェックビットを生成
するチェックビット生成回路（11）と、前記CPUからの
書込み制御信号を受信し該書込み制御信号がオンの時、
前記書込みデータ及び該エラー検出・訂正用チェックビ
ットをそれぞれ前記メモリ部（20）のデータ・ワードエ
リア（21）及び冗長・ワードエリア（22）へ出力する第
１のオン・オフ制御端子付ドライバ（12）と、該第１の
オン・オフ制御端子付ドライバ（12）の出力端子が接続
されたメモリ部（30）の端子に入力端子が接続され前記
CPUからの読取り制御信号が受信し該読取り制御信号が
オンの時、前記メモリ部（20）のデータ・ワードエリア
（21）及び冗長・ワードエリア（22）からの前記書込み
データ及び該エラー検出・訂正用チェックビットを取込
むオン・オフ制御端子付レシーバ（13）と、該オン・オ
フ制御端子付レシーバ（13）で受信した前記無訂正書込
みデータとエラー検出・訂正用チェックビットを入力し
書込み時に行なうエラー訂正用チェックビット生成規則
と逆の決められた規則にてシンドロームビットを生成す
るシンドローム生成回路（14）と、該シンドロームビッ
トを入力しエラーの起こったビットを判定し訂正データ
を出力するシンドロームデーコード回路（15）と、該訂
正データと前記無訂正書込みデータを入力し訂正読取り
データを出力するデータ訂正回路（16）と、前記CPUか
らの読取り要求信号を受信し該読取り要求信号がオンの
時、該CPUへ前記訂正読取りデータを出力する第２のオ
ン・オフ制御端子付ドライバ（17）を具備するメモリシ
ステムにおけるエラー検出装置において、 前記書込み制御信号と前記読取り制御信号の論理和信号
を生成する論理和回路（18）を設け、該論理和回路（1
8）の出力を前記オン・オフ制御端子付レシーバ（13）
の前記読取り制御信号入力端子に接続することを特徴と
するメモリシステムにおけるエラー検出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62170587A JPH0769874B2 (ja) | 1987-07-07 | 1987-07-07 | メモリシステムにおけるエラー検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62170587A JPH0769874B2 (ja) | 1987-07-07 | 1987-07-07 | メモリシステムにおけるエラー検出装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6413653A JPS6413653A (en) | 1989-01-18 |
| JPH0769874B2 true JPH0769874B2 (ja) | 1995-07-31 |
Family
ID=15907599
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62170587A Expired - Lifetime JPH0769874B2 (ja) | 1987-07-07 | 1987-07-07 | メモリシステムにおけるエラー検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0769874B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS548936A (en) * | 1977-06-22 | 1979-01-23 | Hitachi Ltd | Memory unit |
| JPS5634194A (en) * | 1979-08-22 | 1981-04-06 | Nec Corp | Memory unit |
-
1987
- 1987-07-07 JP JP62170587A patent/JPH0769874B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6413653A (en) | 1989-01-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6009548A (en) | Error correcting code retrofit method and apparatus for multiple memory configurations | |
| KR920002575B1 (ko) | 바이트 기입 에러코드 방법 및 장치 | |
| US6044483A (en) | Error propagation operating mode for error correcting code retrofit apparatus | |
| US4712216A (en) | Method and device for correcting errors in memories | |
| JPS6061837A (ja) | エラ−訂正装置 | |
| JP2001249854A (ja) | メモリ設計のための共有式誤り訂正 | |
| US4926426A (en) | Error correction check during write cycles | |
| JPH0529935B2 (ja) | ||
| US3898443A (en) | Memory fault correction system | |
| JPH0769874B2 (ja) | メモリシステムにおけるエラー検出装置 | |
| JPH08130480A (ja) | 誤り訂正復号器 | |
| JPH0816488A (ja) | 電子ディスク装置 | |
| JPH06103469B2 (ja) | メモリ制御回路 | |
| JP2000099410A (ja) | メモリ制御回路と情報処理装置 | |
| JP2930239B2 (ja) | 記憶装置の障害検出方法及び記憶制御装置 | |
| JPH0746517B2 (ja) | 半導体メモリ及びそのテスト方法 | |
| JPS6395550A (ja) | メモリ装置 | |
| JPH05197580A (ja) | ２ビット誤り訂正回路 | |
| JPH1011284A (ja) | 制御記憶装置 | |
| JPH0675864A (ja) | メモリエラー回復方式 | |
| JPH05165736A (ja) | 半導体記憶装置の２ビット誤り訂正回路 | |
| JPH06101240B2 (ja) | 半導体メモリ | |
| JPS6223337B2 (ja) | ||
| JPH05181757A (ja) | アドレス不一致検出回路 | |
| JPS5837638B2 (ja) | キオクソウチ |