JPH05183155A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH05183155A JPH05183155A JP19092A JP19092A JPH05183155A JP H05183155 A JPH05183155 A JP H05183155A JP 19092 A JP19092 A JP 19092A JP 19092 A JP19092 A JP 19092A JP H05183155 A JPH05183155 A JP H05183155A
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Abstract
(57)【要約】
【目的】ＭＯＳトランジスタを有する半導体装置に関
し、短チャネル効果による閾値電圧の変動を抑制するこ
とを目的とする。 【構成】半導体層１の上にゲート絶縁膜２を介して形成
されるゲート電極３と、該ゲート電極３の両脇の前記半
導体層１に形成されたソース４、ドレイン５からなるＭ
ＯＳトランジスタを有する半導体装置において、前記ゲ
ート絶縁膜２が、ゲート長の方向に分布する誘電率の異
なる複数の誘電体膜２ａ，２ｂにより形成されるととも
に、ゲート長が短くなるにつれて誘電率の高い該誘電体
膜２ａの分布の割合が小さく設定されていることを含み
構成する。
し、短チャネル効果による閾値電圧の変動を抑制するこ
とを目的とする。 【構成】半導体層１の上にゲート絶縁膜２を介して形成
されるゲート電極３と、該ゲート電極３の両脇の前記半
導体層１に形成されたソース４、ドレイン５からなるＭ
ＯＳトランジスタを有する半導体装置において、前記ゲ
ート絶縁膜２が、ゲート長の方向に分布する誘電率の異
なる複数の誘電体膜２ａ，２ｂにより形成されるととも
に、ゲート長が短くなるにつれて誘電率の高い該誘電体
膜２ａの分布の割合が小さく設定されていることを含み
構成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に関し、より詳しくは、ＭＯＳトランジスタを有
する半導体装置及びその製造方法に関する。
造方法に関し、より詳しくは、ＭＯＳトランジスタを有
する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】ＭＯＳトランジスタは一般に図５(c) に
示すような構造をしており、半導体層５１の上の絶縁膜
５２を介して形成したゲート電極５３と、その両側の半
導体層５１に形成されたソース層５４、ドレイン層５５
から構成されている。
示すような構造をしており、半導体層５１の上の絶縁膜
５２を介して形成したゲート電極５３と、その両側の半
導体層５１に形成されたソース層５４、ドレイン層５５
から構成されている。
【０００３】次に、その製造工程を図５に基づいて簡単
に説明する。まず、図５(a) に示すように、シリコン等
の半導体層５１の上に、一様の厚さの単一材料よりなる
絶縁膜５２を介して導電膜５６を形成し、この導電膜５
６をフォトリソグラフィー法によりパターニングしてゲ
ート電極５３とする（図５(b))。
に説明する。まず、図５(a) に示すように、シリコン等
の半導体層５１の上に、一様の厚さの単一材料よりなる
絶縁膜５２を介して導電膜５６を形成し、この導電膜５
６をフォトリソグラフィー法によりパターニングしてゲ
ート電極５３とする（図５(b))。
【０００４】ついで、ゲート電極５３をマスクにしてそ
の両側の半導体層５１に不純物をイオン注入し、その不
純物を活性化してソース層５４、ドレイン層５５を形成
する（図５(c))。
の両側の半導体層５１に不純物をイオン注入し、その不
純物を活性化してソース層５４、ドレイン層５５を形成
する（図５(c))。
【０００５】ところで、自己整合的に形成されるソース
層５４とドレイン層５５の間のチャネル長は、ゲート長
によって支配されることになる。
層５４とドレイン層５５の間のチャネル長は、ゲート長
によって支配されることになる。
【０００６】
【発明が解決しようとする課題】しかし、半導体装置が
微細化され、ＭＯＳトランジスタのチャネル長（ゲート
長）が短くなると短チャネル効果が生じ、図５(d) に示
すように、チャネル長が設計値よりも僅かなにずれても
閾値電圧Ｖthが変動し易くなるといった問題がある。
微細化され、ＭＯＳトランジスタのチャネル長（ゲート
長）が短くなると短チャネル効果が生じ、図５(d) に示
すように、チャネル長が設計値よりも僅かなにずれても
閾値電圧Ｖthが変動し易くなるといった問題がある。
【０００７】本発明はこのような問題に鑑みてなされた
ものであって、短チャネル効果による閾値電圧の変動を
抑制できるＭＯＳトランジスタを備えた半導体装置及び
その製造方法を提供することを目的とする。
ものであって、短チャネル効果による閾値電圧の変動を
抑制できるＭＯＳトランジスタを備えた半導体装置及び
その製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】上記した課題は、図１に
例示するように、半導体層１の上にゲート絶縁膜２を介
して形成されるゲート電極３と、該ゲート電極３の両脇
の前記半導体層１に形成されたソース４、ドレイン５か
らなるＭＯＳトランジスタを有する半導体装置におい
て、前記ゲート絶縁膜２が、ゲート長の方向に分布する
誘電率の異なる複数の誘電体膜２ａ，２ｂにより形成さ
れるとともに、ゲート長が短くなるにつれて誘電率の高
い該誘電体膜２ａの分布の割合が小さく設定されている
ことを特徴とする半導体装置により達成する。
例示するように、半導体層１の上にゲート絶縁膜２を介
して形成されるゲート電極３と、該ゲート電極３の両脇
の前記半導体層１に形成されたソース４、ドレイン５か
らなるＭＯＳトランジスタを有する半導体装置におい
て、前記ゲート絶縁膜２が、ゲート長の方向に分布する
誘電率の異なる複数の誘電体膜２ａ，２ｂにより形成さ
れるとともに、ゲート長が短くなるにつれて誘電率の高
い該誘電体膜２ａの分布の割合が小さく設定されている
ことを特徴とする半導体装置により達成する。
【０００９】または、図１、４に例示するように、半導
体層１の上に第一の誘電体膜２ａ，２８を介してＭＯＳ
トランジスタのゲート電極３を形成する工程と、前記ゲ
ート電極３の下にある前記第一の誘電体膜２ａ，２８の
うち、ゲート長の方向の少なくとも一端の部分をエッチ
ングして横溝１６，１８を形成する工程と、前記第一の
誘電体膜２ａ，２８よりも誘電率の低い第二の誘電体膜
２ｂ，２９を前記横溝１６，１８に充填して、前記第一
の誘電体膜２ａ，２８と該第二の誘電体膜２ｂ，２９と
によって前記ＭＯＳトランジスタのゲート絶縁膜を形成
する工程と、前記ゲート電極３をマスクにして前記半導
体層１に自己整合的に前記ＭＯＳトランジスタのソース
４、ドレイン５を形成する工程とを有することを特徴と
する半導体装置の製造方法により達成する。
体層１の上に第一の誘電体膜２ａ，２８を介してＭＯＳ
トランジスタのゲート電極３を形成する工程と、前記ゲ
ート電極３の下にある前記第一の誘電体膜２ａ，２８の
うち、ゲート長の方向の少なくとも一端の部分をエッチ
ングして横溝１６，１８を形成する工程と、前記第一の
誘電体膜２ａ，２８よりも誘電率の低い第二の誘電体膜
２ｂ，２９を前記横溝１６，１８に充填して、前記第一
の誘電体膜２ａ，２８と該第二の誘電体膜２ｂ，２９と
によって前記ＭＯＳトランジスタのゲート絶縁膜を形成
する工程と、前記ゲート電極３をマスクにして前記半導
体層１に自己整合的に前記ＭＯＳトランジスタのソース
４、ドレイン５を形成する工程とを有することを特徴と
する半導体装置の製造方法により達成する。
【００１０】または、図３に例示するように、半導体層
１の上に順に積層された第一の誘電体膜２ａと第一の導
電膜２１とを、同一マスクを用いて帯状にパターニング
する工程と、前記第一の誘電体膜２ａの両脇に表出した
前記半導体層１を酸化して、前記第一の誘電体膜２ａよ
りも誘電率の低い第二の誘電体膜２３を形成する工程
と、全体に半導体２４を積層する工程と、前記半導体２
４を異方性エッチングして前記第一の導電膜２ａの両側
壁に該半導体２４を残存させ、前記第一の導電膜２１と
側壁の前記半導体２４によりＭＯＳトランジスタのゲー
ト電極２５を形成するとともに、該ゲート電極２５の下
にある前記第一の誘電体膜２ａと前記第二の誘電体膜２
４をＭＯＳトランジスタのゲート絶縁膜２６となす工程
と、前記ゲート電極２５をマスクに使用し、前記半導体
層１に不純物を導入して前記ＭＯＳトランジスタのソー
ス２６、ドレイン２６を形成する工程とを有することを
特徴とする半導体装置の製造方法によって達成する。
１の上に順に積層された第一の誘電体膜２ａと第一の導
電膜２１とを、同一マスクを用いて帯状にパターニング
する工程と、前記第一の誘電体膜２ａの両脇に表出した
前記半導体層１を酸化して、前記第一の誘電体膜２ａよ
りも誘電率の低い第二の誘電体膜２３を形成する工程
と、全体に半導体２４を積層する工程と、前記半導体２
４を異方性エッチングして前記第一の導電膜２ａの両側
壁に該半導体２４を残存させ、前記第一の導電膜２１と
側壁の前記半導体２４によりＭＯＳトランジスタのゲー
ト電極２５を形成するとともに、該ゲート電極２５の下
にある前記第一の誘電体膜２ａと前記第二の誘電体膜２
４をＭＯＳトランジスタのゲート絶縁膜２６となす工程
と、前記ゲート電極２５をマスクに使用し、前記半導体
層１に不純物を導入して前記ＭＯＳトランジスタのソー
ス２６、ドレイン２６を形成する工程とを有することを
特徴とする半導体装置の製造方法によって達成する。
【００１１】
【作 用】本発明によれば、ＭＯＳトランジスタにおい
て、ゲート長方向に高誘電体膜２ａと低誘電体膜２ｂを
分布させてゲート絶縁膜２を形成するとともに、ゲート
長が短くなるにつれて誘電率の高い該誘電体膜２ａの分
布の割合を小さくなるようにしている。
て、ゲート長方向に高誘電体膜２ａと低誘電体膜２ｂを
分布させてゲート絶縁膜２を形成するとともに、ゲート
長が短くなるにつれて誘電率の高い該誘電体膜２ａの分
布の割合を小さくなるようにしている。
【００１２】このため、ゲート長が設計値よりも短く形
成される場合には、低誘電体膜２ｂの影響が大きくなっ
て閾値電圧の低減が抑制され、また、ゲート長が設計値
より大きくなる場合には、低誘電体膜２ｂの占める割合
は小さくなるので、閾値電圧の上昇は抑えられる。
成される場合には、低誘電体膜２ｂの影響が大きくなっ
て閾値電圧の低減が抑制され、また、ゲート長が設計値
より大きくなる場合には、低誘電体膜２ｂの占める割合
は小さくなるので、閾値電圧の上昇は抑えられる。
【００１３】
【実施例】そこで、以下に本発明の実施例を図面に基づ
いて説明する。 （ａ）本発明の第１実施例の説明 図１は、本発明の第１実施例を示す装置の断面図であ
る。
いて説明する。 （ａ）本発明の第１実施例の説明 図１は、本発明の第１実施例を示す装置の断面図であ
る。
【００１４】図１(d) において符号１は、ｐ型のシリコ
ン層（半導体層）で、その上には、後述するゲート絶縁
膜２を介してゲート電極３が形成され、また、ゲート電
極３の両側のシリコン層１には自己整合的にｎ型ソース
層４とｎ型ドレイン層５が形成されており、ソース層４
とドレイン層５の距離がチャネル長となっている。
ン層（半導体層）で、その上には、後述するゲート絶縁
膜２を介してゲート電極３が形成され、また、ゲート電
極３の両側のシリコン層１には自己整合的にｎ型ソース
層４とｎ型ドレイン層５が形成されており、ソース層４
とドレイン層５の距離がチャネル長となっている。
【００１５】上記したゲート絶縁膜２は、ゲート電極３
の中央領域の下に形成されたSiO2／Si3N4 ／SiO2の三層
構造よりなる誘電率の高い高誘電率膜２ａと、その両側
に形成されたSiO2よりなる誘電率の低い低誘電率膜２ｂ
とによって形成されており、ゲート長Ｌが短くなるほど
高誘電率膜２ａのゲート長Ｌに占める長さの割合が少な
くなるように構成されている。
の中央領域の下に形成されたSiO2／Si3N4 ／SiO2の三層
構造よりなる誘電率の高い高誘電率膜２ａと、その両側
に形成されたSiO2よりなる誘電率の低い低誘電率膜２ｂ
とによって形成されており、ゲート長Ｌが短くなるほど
高誘電率膜２ａのゲート長Ｌに占める長さの割合が少な
くなるように構成されている。
【００１６】次に、上記した実施例の作用を説明する。
まず、ＭＯＳトランジスタのチャネル長Ｌを、１μｍか
ら段階的に小さくするとともに、高誘電率膜２ａのゲー
ト長Ｌに占める割合を同時に低減したものを複数個形成
し、それらのゲート長Ｌと閾値電圧Ｖthを調べると図２
の実線に示すような結果が得られる。
まず、ＭＯＳトランジスタのチャネル長Ｌを、１μｍか
ら段階的に小さくするとともに、高誘電率膜２ａのゲー
ト長Ｌに占める割合を同時に低減したものを複数個形成
し、それらのゲート長Ｌと閾値電圧Ｖthを調べると図２
の実線に示すような結果が得られる。
【００１７】これに対して、図５(c) に示すように、ゲ
ート絶縁膜５２を単一の材料により均等の膜厚で形成し
た従来のＭＯＳトランジスタについて、ゲート長Ｌと閾
値電圧Ｖthの関係を調べると図２の破線に示すような特
性が得られる。
ート絶縁膜５２を単一の材料により均等の膜厚で形成し
た従来のＭＯＳトランジスタについて、ゲート長Ｌと閾
値電圧Ｖthの関係を調べると図２の破線に示すような特
性が得られる。
【００１８】この結果、本実施例のＭＯＳトランジスタ
によれば、ゲート長が小さくなるにつれて閾値電圧Ｖth
の低減する割合が、従来のＭＯＳトランジスタよりも少
なくなり、短チャネル効果による閾値電圧の変動が少な
いことがわかる。
によれば、ゲート長が小さくなるにつれて閾値電圧Ｖth
の低減する割合が、従来のＭＯＳトランジスタよりも少
なくなり、短チャネル効果による閾値電圧の変動が少な
いことがわかる。
【００１９】これは、ゲート長Ｌによって支配されるチ
ャネル長が短くなると高誘電体膜２ａの割合も小さくな
り、閾値電圧Ｖthを小さくする要素が低減するからであ
る。したがって、ゲート電極３のチャネル長Ｌが設計値
より僅かに変化しても、閾値電圧Ｖthの変動は抑制さ
れ、安定した動作が得られる。
ャネル長が短くなると高誘電体膜２ａの割合も小さくな
り、閾値電圧Ｖthを小さくする要素が低減するからであ
る。したがって、ゲート電極３のチャネル長Ｌが設計値
より僅かに変化しても、閾値電圧Ｖthの変動は抑制さ
れ、安定した動作が得られる。
【００２０】次に、上記した実施例の製造方法を図１
(a) 〜(d) に基づいて説明する。まず、図１(a) に示す
ように、シリコン層１の上面を熱酸化して膜厚２０Åの
第一のSiO2膜１１を成長し、ついで、ＣＶＤ法によっ
て、第一のSiO2膜１１の上にSi3N4 膜１２と第二のSiO2
膜１３をそれぞれ２０Åの厚さに成長する。
(a) 〜(d) に基づいて説明する。まず、図１(a) に示す
ように、シリコン層１の上面を熱酸化して膜厚２０Åの
第一のSiO2膜１１を成長し、ついで、ＣＶＤ法によっ
て、第一のSiO2膜１１の上にSi3N4 膜１２と第二のSiO2
膜１３をそれぞれ２０Åの厚さに成長する。
【００２１】この後に、全体に多結晶シリコン膜１４を
形成し、その上にフォトレジスト１５を塗布してこれを
露光、現像し、ゲート領域を覆う帯状のパターンを形成
し、このフォトレジスト１５をマスクにして、多結晶シ
リコン膜１４から第一のSiO2膜１１までの各層を反応性
イオンエッチング法によりエッチングする。
形成し、その上にフォトレジスト１５を塗布してこれを
露光、現像し、ゲート領域を覆う帯状のパターンを形成
し、このフォトレジスト１５をマスクにして、多結晶シ
リコン膜１４から第一のSiO2膜１１までの各層を反応性
イオンエッチング法によりエッチングする。
【００２２】そして、フォトレジスト１５の下に残存し
た帯状の多結晶シリコン膜１４をゲート電極３となし、
その下のSiO2膜１１，１３、Si3N4 膜１２を高誘電率膜
２ａとする。なお、ゲート電極３の設計ゲート長Ｌは、
０．３μｍとする。
た帯状の多結晶シリコン膜１４をゲート電極３となし、
その下のSiO2膜１１，１３、Si3N4 膜１２を高誘電率膜
２ａとする。なお、ゲート電極３の設計ゲート長Ｌは、
０．３μｍとする。
【００２３】この後に、ゲート電極３の下のSiO2膜１
１，１３とSi3N4 膜１２をウェットエッチング法により
両側方に０．０５μｍ等方性エッチングして、ゲート電
極３の側部の下に横溝１６を形成する。
１，１３とSi3N4 膜１２をウェットエッチング法により
両側方に０．０５μｍ等方性エッチングして、ゲート電
極３の側部の下に横溝１６を形成する。
【００２４】ついで、横溝１６の上下に位置している多
結晶シリコン膜１４とシリコン層１の表面を熱酸化して
SiO2膜１７を形成し、横溝１６内に形成されたSiO2膜１
７を低誘電体膜２ｂとする。そして、低誘電体膜２ｂと
高誘電体膜２ａによってゲート絶縁膜２を構成する。
結晶シリコン膜１４とシリコン層１の表面を熱酸化して
SiO2膜１７を形成し、横溝１６内に形成されたSiO2膜１
７を低誘電体膜２ｂとする。そして、低誘電体膜２ｂと
高誘電体膜２ａによってゲート絶縁膜２を構成する。
【００２５】次に、ゲート電極３をマスクにして、例え
ば４０keV の加速エネルギーで砒素を半導体層１にイオ
ン注入し、これを活性化させてソース層４とドレイン層
５を形成する。
ば４０keV の加速エネルギーで砒素を半導体層１にイオ
ン注入し、これを活性化させてソース層４とドレイン層
５を形成する。
【００２６】このような工程を経てＭＯＳトランジスタ
を形成すると、ゲート長（チャネル長）が設計値より短
くなっても、ゲート長方向の低誘電体膜２ｂの長さは変
わらずに高誘電体膜２ａの長さだけが変化することにな
る。
を形成すると、ゲート長（チャネル長）が設計値より短
くなっても、ゲート長方向の低誘電体膜２ｂの長さは変
わらずに高誘電体膜２ａの長さだけが変化することにな
る。
【００２７】この結果、ゲート長Ｌが設計値よりも短く
形成される場合には、低誘電体膜２ｂの影響が大きくな
って閾値電圧Ｖthの低減が抑制されることになる。ま
た、ゲート長Ｌが設計値より大きくなる場合には、低誘
電体膜２ｂの占める割合は小さくなるので、閾値電圧Ｖ
thの上昇は抑えられる。
形成される場合には、低誘電体膜２ｂの影響が大きくな
って閾値電圧Ｖthの低減が抑制されることになる。ま
た、ゲート長Ｌが設計値より大きくなる場合には、低誘
電体膜２ｂの占める割合は小さくなるので、閾値電圧Ｖ
thの上昇は抑えられる。
【００２８】なお、反応性イオンエッチング法によって
横溝１６を形成することもでき、この場合には、イオン
供給を斜めに行うことになる。 （ｂ）本発明の第２の実施例の説明 上記した実施例ではゲート電極を多結晶シリコン膜によ
り形成したが、タングステン、チタン、アルミニウム等
の金属やシリサイドを使用する場合にも同様に適用で
き、金属を用いる場合には、次のような製造方法を用い
ることも可能である。
横溝１６を形成することもでき、この場合には、イオン
供給を斜めに行うことになる。 （ｂ）本発明の第２の実施例の説明 上記した実施例ではゲート電極を多結晶シリコン膜によ
り形成したが、タングステン、チタン、アルミニウム等
の金属やシリサイドを使用する場合にも同様に適用で
き、金属を用いる場合には、次のような製造方法を用い
ることも可能である。
【００２９】そこで、その製造工程を図３に基づいて説
明する。まず、第１実施例と同様にしてシリコン層の上
にSiO2膜11／Si3N4 膜12／SiO2膜13の三層構造の高誘電
体膜２ａを６０Åの厚さに形成する。
明する。まず、第１実施例と同様にしてシリコン層の上
にSiO2膜11／Si3N4 膜12／SiO2膜13の三層構造の高誘電
体膜２ａを６０Åの厚さに形成する。
【００３０】ついで、図３(a) に示すように、ＣＶＤ法
によりタングステン膜２１を数千Å積層した後に、ゲー
ト領域を覆うストライプ状マスクをフォトレジスト２２
により形成し、タングステン膜２１から一層目のSiO2膜
１１までの各層をエッチングする。
によりタングステン膜２１を数千Å積層した後に、ゲー
ト領域を覆うストライプ状マスクをフォトレジスト２２
により形成し、タングステン膜２１から一層目のSiO2膜
１１までの各層をエッチングする。
【００３１】この後に、図３(b) に示すように、高誘電
体膜２ａの側方にあるシリコン層１の表面を熱酸化して
膜厚６０ÅのSiO2膜２３を形成する。次に、図３(c) に
示すように、全体に多結晶シリコン膜２４を数千Å程度
積層し、これを反応性イオンエッチング法により層に垂
直に異方性エッチングして端具す…まく２１の上面を表
出させるとともに、タングステン膜２１の側壁に多結晶
シリコン膜２４を残存させる。
体膜２ａの側方にあるシリコン層１の表面を熱酸化して
膜厚６０ÅのSiO2膜２３を形成する。次に、図３(c) に
示すように、全体に多結晶シリコン膜２４を数千Å程度
積層し、これを反応性イオンエッチング法により層に垂
直に異方性エッチングして端具す…まく２１の上面を表
出させるとともに、タングステン膜２１の側壁に多結晶
シリコン膜２４を残存させる。
【００３２】そして、帯状のタングステン膜２１とその
側方の多結晶シリコン膜２４とによってゲート電極２５
を構成する（図３(d))。この場合、ゲート電極２５の両
側にある多結晶シリコン膜２４の下に存在するSiO2膜２
３を低誘電体膜２ｂとする。そして、その低誘電体膜２
ｂと高誘電体膜２ａによりゲート絶縁膜２６を構成す
る。
側方の多結晶シリコン膜２４とによってゲート電極２５
を構成する（図３(d))。この場合、ゲート電極２５の両
側にある多結晶シリコン膜２４の下に存在するSiO2膜２
３を低誘電体膜２ｂとする。そして、その低誘電体膜２
ｂと高誘電体膜２ａによりゲート絶縁膜２６を構成す
る。
【００３３】この後に、第１実施例と同様にしてｎ型の
ソース層２６、ドレイン層２７を形成する。このような
製造工程によれば、ゲート電極２５を構成する多結晶シ
リコン膜２４のゲート長方向の幅はほぼ一定となるの
で、その下の低誘電体膜２ａの長さは、ゲート長Ｌが設
計値よりも短くなる場合でも一定に保持できることにな
る。
ソース層２６、ドレイン層２７を形成する。このような
製造工程によれば、ゲート電極２５を構成する多結晶シ
リコン膜２４のゲート長方向の幅はほぼ一定となるの
で、その下の低誘電体膜２ａの長さは、ゲート長Ｌが設
計値よりも短くなる場合でも一定に保持できることにな
る。
【００３４】また、タングステン膜２１とその下の高誘
電体膜２ａの長さは同じになるために、タングステン膜
２１が設計値よりも短くなると、ゲート長の高誘電体膜
２ａが占める割合が少なくなり、閾値電圧の低下が抑制
される。
電体膜２ａの長さは同じになるために、タングステン膜
２１が設計値よりも短くなると、ゲート長の高誘電体膜
２ａが占める割合が少なくなり、閾値電圧の低下が抑制
される。
【００３５】（ｃ）本発明の第３実施例の説明 上記した実施例では、ゲート絶縁膜の中央領域に高誘電
体膜を形成し、その両側に低誘電体膜を形成している
が、図４に示すように、一側にのみ低誘電体膜を形成す
るようにしてもよい。
体膜を形成し、その両側に低誘電体膜を形成している
が、図４に示すように、一側にのみ低誘電体膜を形成す
るようにしてもよい。
【００３６】この場合の製造工程は、図４(a) 〜(c) に
示すようになる。まず、第１実施例の図１(a),(b) に示
すと同様な方法によって、SiO2膜１１、Si3N4 膜１２及
びSiO2膜１３を順に積層し、この上に多結晶シリコン膜
１４を積層した後に、これらをストライプ状にパターニ
ングする。そして、パターニングされた多結晶シリコン
膜１４はゲート電極３となる。
示すようになる。まず、第１実施例の図１(a),(b) に示
すと同様な方法によって、SiO2膜１１、Si3N4 膜１２及
びSiO2膜１３を順に積層し、この上に多結晶シリコン膜
１４を積層した後に、これらをストライプ状にパターニ
ングする。そして、パターニングされた多結晶シリコン
膜１４はゲート電極３となる。
【００３７】ついで、反応性イオンエッチングを斜めに
行って、ゲート電極３の下のSiO2膜１１，１３とSi3N4
膜１２のうちゲート長方向の一側だけをエッチングして
横溝１８を形成する。
行って、ゲート電極３の下のSiO2膜１１，１３とSi3N4
膜１２のうちゲート長方向の一側だけをエッチングして
横溝１８を形成する。
【００３８】この後に、第１実施例と同様な方法によ
り、横溝１８にSiO2の低誘電体膜２９を充填し、つい
で、ソース層４、ドレイン層５を形成する（図４(c))。
なお、ゲート電極３の下のSiO2膜１１、Si3N4 膜１２及
びSiO2膜１３により高誘電体膜２８が形成され、これと
低誘電体膜２９によってゲート絶縁膜が構成される。
り、横溝１８にSiO2の低誘電体膜２９を充填し、つい
で、ソース層４、ドレイン層５を形成する（図４(c))。
なお、ゲート電極３の下のSiO2膜１１、Si3N4 膜１２及
びSiO2膜１３により高誘電体膜２８が形成され、これと
低誘電体膜２９によってゲート絶縁膜が構成される。
【００３９】なお、ドレイン層５の付近は電界が強く、
ホットキャリアの発生が多いが、その上のゲート絶縁膜
は界面準位の多いSiO2／Si3N4 ／SiO2の三層構造の膜で
はなく、SiO2膜２９により形成されているので、ホット
キャリア耐圧は大きい。
ホットキャリアの発生が多いが、その上のゲート絶縁膜
は界面準位の多いSiO2／Si3N4 ／SiO2の三層構造の膜で
はなく、SiO2膜２９により形成されているので、ホット
キャリア耐圧は大きい。
【００４０】（ｄ）本発明のその他の実施例の説明 上記した実施例では、ゲート絶縁膜となる高誘電体膜の
組み合わせとしてSiO2とSi3N4 を使用したが、Ta2O5 や
その他の高誘電率物質を使用しても同様である。
組み合わせとしてSiO2とSi3N4 を使用したが、Ta2O5 や
その他の高誘電率物質を使用しても同様である。
【００４１】また、半導体層との界面順位を気にしなけ
れば、高誘電体膜をSi3N4 のみによって形成してもよ
い。なお、上記した実施例における半導体層は、半導体
基板自体、ＳＯＩ基板の素子形成用の半導体層或いは半
導体基板のウェル等である。
れば、高誘電体膜をSi3N4 のみによって形成してもよ
い。なお、上記した実施例における半導体層は、半導体
基板自体、ＳＯＩ基板の素子形成用の半導体層或いは半
導体基板のウェル等である。
【００４２】
【発明の効果】以上述べたように本発明によれば、ＭＯ
Ｓトランジスタにおいて、ゲート長方向に高誘電体膜と
低誘電体膜を分布させてゲート絶縁膜を形成するととも
に、ゲート長が短くなるにつれて誘電率の高い該誘電体
膜の分布の割合を小さくなるようにしたので、ゲート長
が設計値よりも短く形成される場合には、低誘電体膜の
影響が大きくなって閾値電圧の低減を抑制でき、また、
ゲート長が設計値より大きくなる場合には、低誘電体膜
の占める割合は小さくなるので、閾値電圧の上昇は抑え
ることができる。
Ｓトランジスタにおいて、ゲート長方向に高誘電体膜と
低誘電体膜を分布させてゲート絶縁膜を形成するととも
に、ゲート長が短くなるにつれて誘電率の高い該誘電体
膜の分布の割合を小さくなるようにしたので、ゲート長
が設計値よりも短く形成される場合には、低誘電体膜の
影響が大きくなって閾値電圧の低減を抑制でき、また、
ゲート長が設計値より大きくなる場合には、低誘電体膜
の占める割合は小さくなるので、閾値電圧の上昇は抑え
ることができる。
【図１】本発明の第１実施例を示す断面図である。
【図２】本発明の第１実施例装置のゲート長・閾値電圧
の関係を示す特性図である。
の関係を示す特性図である。
【図３】本発明の第２実施例を示す断面図である。
【図４】本発明の第３実施例を示す断面図である。
【図５】従来装置の製造工程の一例を示す断面図と、ゲ
ート長・閾値電圧の関係を示す特性図である。
ート長・閾値電圧の関係を示す特性図である。
１ シリコン層（半導体層） ２ ゲート絶縁膜 ２ａ 高誘電体膜 ２ｂ 低誘電体膜 ３ ゲート電極 ４ ソース層 ５ ドレイン層 １６、１８ 横溝 ２１ タングステン膜 ２３ SiO2膜（誘電体膜） ２４ 多結晶シリコン膜（半導体） ２５ ゲート電極 ２６ ゲート絶縁膜
Claims (3)
- 【請求項１】半導体層（１）の上にゲート絶縁膜（２）
を介して形成されるゲート電極（３）と、該ゲート電極
（３）の両脇の前記半導体層（１）に形成されたソース
（４）、ドレイン（５）からなるＭＯＳトランジスタを
有する半導体装置において、 前記ゲート絶縁膜（２）が、ゲート長の方向に分布する
誘電率の異なる複数の誘電体膜（２ａ，２ｂ）により形
成されるとともに、ゲート長が短くなるにつれて誘電率
の高い該誘電体膜（２ａ）の分布の割合が小さく設定さ
れていることを特徴とする半導体装置。 - 【請求項２】半導体層（１）の上に第一の誘電体膜（２
ａ，２８）を介してＭＯＳトランジスタのゲート電極
（３）を形成する工程と、 前記ゲート電極（３）の下にある前記第一の誘電体膜
（２ａ，２８）のうち、ゲート長の方向の少なくとも一
端の部分をエッチングして横溝（１６，１８）を形成す
る工程と、 前記第一の誘電体膜（２ａ，２８）よりも誘電率の低い
第二の誘電体膜（２ｂ，２９）を前記横溝（１６，１
８）に充填して、前記第一の誘電体膜（２ａ，２８）と
該第二の誘電体膜（２ｂ，２９）とによって前記ＭＯＳ
トランジスタのゲート絶縁膜を形成する工程と、 前記ゲート電極（３）をマスクにして前記半導体層
（１）に自己整合的に前記ＭＯＳトランジスタのソース
（４）、ドレイン（５）を形成する工程とを有すること
を特徴とする半導体装置の製造方法。 - 【請求項３】半導体層（１）の上に順に積層された第一
の誘電体膜（２ａ）と第一の導電膜（２１）とを、同一
マスクを用いて帯状にパターニングする工程と、 前記第一の誘電体膜（２ａ）の両脇に表出した前記半導
体層（１）を酸化して、前記第一の誘電体膜（２ａ）よ
りも誘電率の低い第二の誘電体膜（２３）を形成する工
程と、 全体に半導体（２４）を積層する工程と、 前記半導体（２４）を異方性エッチングして前記第一の
導電膜（２ａ）の両側壁に該半導体（２４）を残存さ
せ、前記第一の導電膜（２１）と側壁の前記半導体（２
４）によりＭＯＳトランジスタのゲート電極（２５）を
形成するとともに、該ゲート電極（２５）の下にある前
記第一の誘電体膜（２ａ）と前記第二の誘電体膜（２
４）をＭＯＳトランジスタのゲート絶縁膜（２６）とな
す工程と、 前記ゲート電極（２５）をマスクに使用し、前記半導体
層（１）に不純物を導入して前記ＭＯＳトランジスタの
ソース（２６）、ドレイン（２６）を形成する工程とを
有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19092A JPH05183155A (ja) | 1992-01-06 | 1992-01-06 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19092A JPH05183155A (ja) | 1992-01-06 | 1992-01-06 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05183155A true JPH05183155A (ja) | 1993-07-23 |
Family
ID=11467079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19092A Withdrawn JPH05183155A (ja) | 1992-01-06 | 1992-01-06 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05183155A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001291861A (ja) * | 2000-04-05 | 2001-10-19 | Nec Corp | Ｍｏｓトランジスタ、トランジスタ製造方法 |
| US6756647B2 (en) | 2002-08-15 | 2004-06-29 | Renesas Technology Corp. | Semiconductor device including nitride layer |
| WO2004073072A1 (ja) * | 2003-02-17 | 2004-08-26 | National Institute Of Advanced Industrial Science And Technology | Mis型半導体装置およびmis型半導体装置の製造方法 |
| US7109128B2 (en) | 2001-10-04 | 2006-09-19 | Fujitsu Limited | Semiconductor device and method of manufacturing the same |
| KR101129745B1 (ko) * | 2010-09-13 | 2012-03-23 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조 방법 |
-
1992
- 1992-01-06 JP JP19092A patent/JPH05183155A/ja not_active Withdrawn
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001291861A (ja) * | 2000-04-05 | 2001-10-19 | Nec Corp | Ｍｏｓトランジスタ、トランジスタ製造方法 |
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| CN1303698C (zh) * | 2001-10-04 | 2007-03-07 | 富士通株式会社 | 半导体器件及其制造方法 |
| US6756647B2 (en) | 2002-08-15 | 2004-06-29 | Renesas Technology Corp. | Semiconductor device including nitride layer |
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| KR101129745B1 (ko) * | 2010-09-13 | 2012-03-23 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조 방법 |
| US8497173B2 (en) | 2010-09-13 | 2013-07-30 | Hynix Semiconductor Inc. | Semiconductor device and method for manufacturing the same |
| US8866234B2 (en) | 2010-09-13 | 2014-10-21 | SK Hynix Inc. | Semiconductor device and method for manufacturing the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
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