JPH05183348A - 増幅回路 - Google Patents
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- JPH05183348A JPH05183348A JP4000218A JP21892A JPH05183348A JP H05183348 A JPH05183348 A JP H05183348A JP 4000218 A JP4000218 A JP 4000218A JP 21892 A JP21892 A JP 21892A JP H05183348 A JPH05183348 A JP H05183348A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03C—MODULATION
- H03C1/00—Amplitude modulation
- H03C1/52—Modulators in which carrier or one sideband is wholly or partially suppressed
- H03C1/54—Balanced modulators, e.g. bridge type, ring type or double balanced type
- H03C1/542—Balanced modulators, e.g. bridge type, ring type or double balanced type comprising semiconductor devices with at least three electrodes
- H03C1/547—Balanced modulators, e.g. bridge type, ring type or double balanced type comprising semiconductor devices with at least three electrodes using field-effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D7/00—Transference of modulation from one carrier to another, e.g. frequency-changing
- H03D7/14—Balanced arrangements
- H03D7/1425—Balanced arrangements with transistors
- H03D7/1441—Balanced arrangements with transistors using field-effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D7/00—Transference of modulation from one carrier to another, e.g. frequency-changing
- H03D7/12—Transference of modulation from one carrier to another, e.g. frequency-changing by means of semiconductor devices having more than two electrodes
- H03D7/125—Transference of modulation from one carrier to another, e.g. frequency-changing by means of semiconductor devices having more than two electrodes with field effect transistors
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- Engineering & Computer Science (AREA)
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- Amplifiers (AREA)
- Amplitude Modulation (AREA)
Abstract
(57)【要約】
【目的】 電源電圧の変動によっても安定したゲインを
得ることができる増幅回路を得る。 【構成】 オペアンプ１の出力から負入力への帰還経路
上に、抵抗１３及び１４とともに、アナログスイッチ２
１〜２４と同一構成の補正スイッチ２５及び２６が介挿
される。また、オペアンプ１の正入力から基準電圧ＶＲ
への基準電圧正入力経路上に、抵抗１５及び１６ととも
に、アナログスイッチ２１〜２４と同一構成の補正スイ
ッチ２７及び２８が介挿される。そして、補正スイッチ
２５〜２８の制御入力ＣがＬレベルが付与され、制御入
力ＤにＨレベルが付与される。つまり、補正スイッチ２
５〜２８はアナログスイッチ２１〜２４のオン状態時と
同一条件で常にオン状態に設定される。 【効果】 電源電圧の変動に影響を受けずに安定したゲ
インを得ることができる効果を有する。
得ることができる増幅回路を得る。 【構成】 オペアンプ１の出力から負入力への帰還経路
上に、抵抗１３及び１４とともに、アナログスイッチ２
１〜２４と同一構成の補正スイッチ２５及び２６が介挿
される。また、オペアンプ１の正入力から基準電圧ＶＲ
への基準電圧正入力経路上に、抵抗１５及び１６ととも
に、アナログスイッチ２１〜２４と同一構成の補正スイ
ッチ２７及び２８が介挿される。そして、補正スイッチ
２５〜２８の制御入力ＣがＬレベルが付与され、制御入
力ＤにＨレベルが付与される。つまり、補正スイッチ２
５〜２８はアナログスイッチ２１〜２４のオン状態時と
同一条件で常にオン状態に設定される。 【効果】 電源電圧の変動に影響を受けずに安定したゲ
インを得ることができる効果を有する。
Description
【０００１】
【産業上の利用分野】この発明はリング変調回路回路等
の平衡変調回路に用いられる増幅回路に関する。
の平衡変調回路に用いられる増幅回路に関する。
【０００２】
【従来の技術】図２は、平衡変調回路の一種であるリン
グ変調回路として利用される従来の差動増幅回路を示す
回路図である。同図に示すように、オペアンプ１の負入
力に抵抗１１の一端が接続されるとともに、正入力に抵
抗１２の一端が接続される。さらに、オペアンプ１の出
力から負入力への帰還経路上に、直列に接続された抵抗
１３及び１４が介挿され、オペアンプ１の正入力から基
準電圧ＶＲへの基準電圧正入力経路上に、直列に接続さ
れた抵抗１５及び１６が介挿される。なお、これらの抵
抗１１〜１６の抵抗値はすべて同一である。
グ変調回路として利用される従来の差動増幅回路を示す
回路図である。同図に示すように、オペアンプ１の負入
力に抵抗１１の一端が接続されるとともに、正入力に抵
抗１２の一端が接続される。さらに、オペアンプ１の出
力から負入力への帰還経路上に、直列に接続された抵抗
１３及び１４が介挿され、オペアンプ１の正入力から基
準電圧ＶＲへの基準電圧正入力経路上に、直列に接続さ
れた抵抗１５及び１６が介挿される。なお、これらの抵
抗１１〜１６の抵抗値はすべて同一である。
【０００３】信号入力端子３１には被変調信号である入
力信号ＳＩが付与され、制御信号入力端子には制御信号
ＳＣが付与され、出力端子３３からオペアンプ１の出力
が、入力信号ＳＩが変調されて得られる出力信号ＳＯと
して出力される。また、インバータ２が制御信号ＳＣを
取り込み、制御信号ＳＣの論理レベルを反転させた反転
制御信号バーＳＣを出力する。
力信号ＳＩが付与され、制御信号入力端子には制御信号
ＳＣが付与され、出力端子３３からオペアンプ１の出力
が、入力信号ＳＩが変調されて得られる出力信号ＳＯと
して出力される。また、インバータ２が制御信号ＳＣを
取り込み、制御信号ＳＣの論理レベルを反転させた反転
制御信号バーＳＣを出力する。
【０００４】図２で示したアナログスイッチ２１〜２４
はすべて同一構成となっており、その内部構成は図３で
示すようになっている。同図に示すように、アナログス
イッチは、一方電極及び他方電極をそれぞれ共有し、一
方電極を入力Ａとし他方電極を出力Ｂとした２つのＰＭ
ＯＳトランジスタ４１及びＮＭＯＳトランジスタ４２か
ら構成されており、ＰＭＯＳトランジスタ４１のゲート
には制御入力Ｃより得られる信号が付与され、ＮＭＯＳ
トランジスタ４２のゲートには制御入力Ｄより得られる
信号が付与される。
はすべて同一構成となっており、その内部構成は図３で
示すようになっている。同図に示すように、アナログス
イッチは、一方電極及び他方電極をそれぞれ共有し、一
方電極を入力Ａとし他方電極を出力Ｂとした２つのＰＭ
ＯＳトランジスタ４１及びＮＭＯＳトランジスタ４２か
ら構成されており、ＰＭＯＳトランジスタ４１のゲート
には制御入力Ｃより得られる信号が付与され、ＮＭＯＳ
トランジスタ４２のゲートには制御入力Ｄより得られる
信号が付与される。
【０００５】上記構成のアナログスイッチ２１の入力Ａ
が信号入力端子３１に接続され、出力Ｂが抵抗１１の他
端に接続され、アナログスイッチ２２の入力Ａに基準電
圧ＶＲが付与され、出力Ｂが抵抗１１の他端に接続され
る。一方、アナログスイッチ２３の入力Ａが信号入力端
子３１に接続され、出力Ｂが抵抗１２の他端に接続さ
れ、アナログスイッチ２４の入力Ａに基準電圧ＶＲが付
与され、出力Ｂが抵抗１２の他端に接続される。
が信号入力端子３１に接続され、出力Ｂが抵抗１１の他
端に接続され、アナログスイッチ２２の入力Ａに基準電
圧ＶＲが付与され、出力Ｂが抵抗１１の他端に接続され
る。一方、アナログスイッチ２３の入力Ａが信号入力端
子３１に接続され、出力Ｂが抵抗１２の他端に接続さ
れ、アナログスイッチ２４の入力Ａに基準電圧ＶＲが付
与され、出力Ｂが抵抗１２の他端に接続される。
【０００６】そして、アナログスイッチ２１及び２４の
制御入力Ｃに制御信号ＳＣが付与され、制御入力Ｄに反
転制御信号バーＳＣが付与される。一方、アナログスイ
ッチ２２及び２３の制御入力Ｃに反転制御信号バーＳＣ
が付与され、制御入力Ｄに制御信号ＳＣが付与される。
制御入力Ｃに制御信号ＳＣが付与され、制御入力Ｄに反
転制御信号バーＳＣが付与される。一方、アナログスイ
ッチ２２及び２３の制御入力Ｃに反転制御信号バーＳＣ
が付与され、制御入力Ｄに制御信号ＳＣが付与される。
【０００７】このような構成の差動増幅回路よりなるリ
ング変調回路は、所定のキャリア（搬送波）の周波数で
制御信号ＳＣの論理レベルを変化させることにより、被
変調信号である入力信号ＳＩが平衡変調されて得られる
変調信号が出力信号ＳＯとして出力される。
ング変調回路は、所定のキャリア（搬送波）の周波数で
制御信号ＳＣの論理レベルを変化させることにより、被
変調信号である入力信号ＳＩが平衡変調されて得られる
変調信号が出力信号ＳＯとして出力される。
【０００８】以下、その増幅動作について説明する。こ
こで、基準電圧ＶＲを０Ｖ、入力信号ＳＩの電圧をＶ
Ｉ、出力信号ＳＯの電圧をＶＯ、抵抗１１〜１６の抵抗
値をＲ、アナログスイッチ２１〜２４のオン抵抗をｒと
する。
こで、基準電圧ＶＲを０Ｖ、入力信号ＳＩの電圧をＶ
Ｉ、出力信号ＳＯの電圧をＶＯ、抵抗１１〜１６の抵抗
値をＲ、アナログスイッチ２１〜２４のオン抵抗をｒと
する。
【０００９】制御信号ＳＣがＬレベル（接地レベル）の
場合、アナログスイッチ２１及び２４がオンし、アナロ
グスイッチ２２及び２３がオフするため、入力信号ＳＩ
は抵抗１１を介してオペアンプ１の負入力に付与され、
基準電圧ＶＲは抵抗１２を介してオペアンプ１の正入力
に付与される。その結果、差動増幅回路は反転増幅回路
として機能するため、出力電圧ＶＯは次式で決定する。
場合、アナログスイッチ２１及び２４がオンし、アナロ
グスイッチ２２及び２３がオフするため、入力信号ＳＩ
は抵抗１１を介してオペアンプ１の負入力に付与され、
基準電圧ＶＲは抵抗１２を介してオペアンプ１の正入力
に付与される。その結果、差動増幅回路は反転増幅回路
として機能するため、出力電圧ＶＯは次式で決定する。
【００１０】 ＶＯ＝−｛２Ｒ／（Ｒ＋ｒ）｝・ＶＩ…(I) 一方、制御信号がＨレベル（電源電圧レベル）の場合、
アナログスイッチ２１及び２４がオフし、アナログスイ
ッチ２２及び２３がオンするため、入力信号ＳＩは抵抗
１２を介してオペアンプ１の正入力に付与され、基準電
圧ＶＲは抵抗１１を介してオペアンプ１の負入力に付与
される。その結果、差動増幅回路は非反転増幅回路とし
て機能するため、出力電圧ＶＯは次式で決定する。
アナログスイッチ２１及び２４がオフし、アナログスイ
ッチ２２及び２３がオンするため、入力信号ＳＩは抵抗
１２を介してオペアンプ１の正入力に付与され、基準電
圧ＶＲは抵抗１１を介してオペアンプ１の負入力に付与
される。その結果、差動増幅回路は非反転増幅回路とし
て機能するため、出力電圧ＶＯは次式で決定する。
【００１１】ＶＯ＝｛２Ｒ／（Ｒ＋ｒ）｝・ＶＩ…(II) したがって、(I) 式及び(II)式より、差動増幅回路のゲ
インＧは、 Ｇ＝２Ｒ／（Ｒ＋ｒ）…(III) となり、抵抗１１〜１６の抵抗値Ｒとアナログスイッチ
２１〜２４の抵抗値ｒとにより決定する。
インＧは、 Ｇ＝２Ｒ／（Ｒ＋ｒ）…(III) となり、抵抗１１〜１６の抵抗値Ｒとアナログスイッチ
２１〜２４の抵抗値ｒとにより決定する。
【００１２】
【発明が解決しようとする課題】従来のリング変調回路
として用いられる差動増幅回路は以上のように構成され
ており、そのゲインＧを決定するパラメータの１つに、
アナログスイッチ２１〜２４のオン抵抗値ｒを有してい
る。
として用いられる差動増幅回路は以上のように構成され
ており、そのゲインＧを決定するパラメータの１つに、
アナログスイッチ２１〜２４のオン抵抗値ｒを有してい
る。
【００１３】ところで、アナログスイッチ２１〜２４を
構成するＰＭＯＳトランジスタ４１及びＮＭＯＳトラン
ジスタ４２のオン抵抗は、主としてゲート電圧に依存
し、電源電圧の２乗に反比例するという性質があり、電
源電圧の変動とともに変動してしまう。
構成するＰＭＯＳトランジスタ４１及びＮＭＯＳトラン
ジスタ４２のオン抵抗は、主としてゲート電圧に依存
し、電源電圧の２乗に反比例するという性質があり、電
源電圧の変動とともに変動してしまう。
【００１４】このため、従来の差動増幅回路では、電源
電圧の変動に伴い、そのゲインが変化してしまうという
問題点があった。
電圧の変動に伴い、そのゲインが変化してしまうという
問題点があった。
【００１５】この発明は上記問題点を解決するためにな
されたもので、電源電圧の変動によってもゲインが変化
しない増幅回路を得ることを目的とする。
されたもので、電源電圧の変動によってもゲインが変化
しない増幅回路を得ることを目的とする。
【００１６】
【課題を解決するための手段】この発明にかかる増幅回
路は、入力信号が付与される信号入力端子と、制御信号
が付与される制御信号入力端子と、所定レベルの基準電
圧を付与する基準電圧発生源と、信号出力端子と、正入
力及び負入力を有し、その出力が前記出力端子に接続さ
れた演算増幅器と、前記演算増幅器の負入力に接続され
た第１の抵抗部と、前記演算増幅器の正入力に接続され
た第２の抵抗部と、前記信号入力端子，前記第１の抵抗
部間に介挿され、前記制御信号に基づきオン・オフする
第１のスイッチと、前記第１の抵抗部に直列に接続され
るとともに、前記基準電圧発生源，前記第１の抵抗部間
に介挿され、前記制御信号に基づきオン・オフする第２
のスイッチと、前記信号入力端子，前記第２の抵抗部間
に介挿され、前記制御信号に基づきオン・オフする第３
のスイッチと、前記基準電圧発生源，前記第２の抵抗部
間に介挿され、前記制御信号に基づきオン・オフする第
４のスイッチとを備え、前記第１〜第４のスイッチの内
部は同一構成で形成されており、前記第１及び第４のス
イッチのオン・オフ状態は常に前記第２及び第３のスイ
ッチのオン・オフ状態の逆になるように前記制御信号が
与えられ、前記演算増幅器の出力から正入力への帰還経
路上に設けられ、前記第１の抵抗部との抵抗比がＮ（Ｎ
は自然数）の第３の抵抗部と、前記Ｎ個の補正スイッチ
が直列に接続されることにより構成され、前記帰還経路
上に前記第３の抵抗部と直列に接続された第１の補正ス
イッチ部とをさらに備え、前記Ｎ個の前記補正スイッチ
はすべて前記第１〜第４のスイッチと内部構成が同一
で、前記第１〜第４のスイッチのオン状態時と同条件で
常にオン状態に設定されており、前記演算増幅器の正入
力から前記基準電圧発生源への基準信号正入力経路上に
設けられ、前記第２の抵抗部との抵抗比がＭ（Ｍは自然
数）の第４の抵抗部と、前記抵抗比Ｍ個の前記補正スイ
ッチが直列に接続されることにより構成され、前記基準
信号正入力経路上に前記第４の抵抗部と直列に接続され
た第２の補正スイッチ部とをさらに備え、前記Ｍ個の前
記補正スイッチはすべて前記第１〜第４のスイッチと内
部構成が同一で、前記第１〜第４のスイッチのオン状態
時と同条件で常にオン状態に設定される。
路は、入力信号が付与される信号入力端子と、制御信号
が付与される制御信号入力端子と、所定レベルの基準電
圧を付与する基準電圧発生源と、信号出力端子と、正入
力及び負入力を有し、その出力が前記出力端子に接続さ
れた演算増幅器と、前記演算増幅器の負入力に接続され
た第１の抵抗部と、前記演算増幅器の正入力に接続され
た第２の抵抗部と、前記信号入力端子，前記第１の抵抗
部間に介挿され、前記制御信号に基づきオン・オフする
第１のスイッチと、前記第１の抵抗部に直列に接続され
るとともに、前記基準電圧発生源，前記第１の抵抗部間
に介挿され、前記制御信号に基づきオン・オフする第２
のスイッチと、前記信号入力端子，前記第２の抵抗部間
に介挿され、前記制御信号に基づきオン・オフする第３
のスイッチと、前記基準電圧発生源，前記第２の抵抗部
間に介挿され、前記制御信号に基づきオン・オフする第
４のスイッチとを備え、前記第１〜第４のスイッチの内
部は同一構成で形成されており、前記第１及び第４のス
イッチのオン・オフ状態は常に前記第２及び第３のスイ
ッチのオン・オフ状態の逆になるように前記制御信号が
与えられ、前記演算増幅器の出力から正入力への帰還経
路上に設けられ、前記第１の抵抗部との抵抗比がＮ（Ｎ
は自然数）の第３の抵抗部と、前記Ｎ個の補正スイッチ
が直列に接続されることにより構成され、前記帰還経路
上に前記第３の抵抗部と直列に接続された第１の補正ス
イッチ部とをさらに備え、前記Ｎ個の前記補正スイッチ
はすべて前記第１〜第４のスイッチと内部構成が同一
で、前記第１〜第４のスイッチのオン状態時と同条件で
常にオン状態に設定されており、前記演算増幅器の正入
力から前記基準電圧発生源への基準信号正入力経路上に
設けられ、前記第２の抵抗部との抵抗比がＭ（Ｍは自然
数）の第４の抵抗部と、前記抵抗比Ｍ個の前記補正スイ
ッチが直列に接続されることにより構成され、前記基準
信号正入力経路上に前記第４の抵抗部と直列に接続され
た第２の補正スイッチ部とをさらに備え、前記Ｍ個の前
記補正スイッチはすべて前記第１〜第４のスイッチと内
部構成が同一で、前記第１〜第４のスイッチのオン状態
時と同条件で常にオン状態に設定される。
【００１７】
【作用】この発明において、第１〜第４のスイッチの内
部は同一構成で形成されており、前記第１及び第４のス
イッチのオン・オフ状態は常に前記第２及び第３のスイ
ッチのオン・オフ状態の逆になるように制御信号が与え
られている。
部は同一構成で形成されており、前記第１及び第４のス
イッチのオン・オフ状態は常に前記第２及び第３のスイ
ッチのオン・オフ状態の逆になるように制御信号が与え
られている。
【００１８】したがって、第１及び第４のスイッチがオ
ン状態時は、第２及び第３のスイッチがオフ状態とな
り、増幅回路の出力信号の出力電圧ＶＯは、入力信号の
電圧をＶＩ、第１の抵抗部の抵抗をＲ１、第２の抵抗部
の抵抗をＲ２、第１〜第４のスイッチのオン抵抗及び第
１，第２の補正スイッチ部内の補正スイッチのオン抵抗
をｒとすると、次式に示すようになる。
ン状態時は、第２及び第３のスイッチがオフ状態とな
り、増幅回路の出力信号の出力電圧ＶＯは、入力信号の
電圧をＶＩ、第１の抵抗部の抵抗をＲ１、第２の抵抗部
の抵抗をＲ２、第１〜第４のスイッチのオン抵抗及び第
１，第２の補正スイッチ部内の補正スイッチのオン抵抗
をｒとすると、次式に示すようになる。
【００１９】 ＶＯ＝−｛Ｎ・（Ｒ１＋ｒ）／（Ｒ１＋ｒ）｝・ＶＩ ＝−Ｎ・ＶＩ となる。
【００２０】一方、第１及び第４のスイッチがオフ状態
時は、第２及び第３のスイッチがオン状態となり、増幅
回路の出力信号の出力電圧ＶＯは、 ＶＯ＝｛（Ｎ＋１）（Ｒ１＋ｒ）／（Ｒ１＋ｒ）｝ ・｛Ｍ（Ｒ２＋ｒ）／（Ｍ＋１）（Ｒ２＋ｒ）｝・ＶＩ ＝（Ｎ＋１）・Ｍ／（Ｍ＋１）・ＶＩ このように、第１〜第４のスイッチと同一構成の補正ス
イッチを有する第１及び第２の補正スイッチ部を帰還経
路上及び基準電圧正入力経路上に設けることにより、増
幅回路のゲインが第１〜第４のスイッチのオン抵抗ｒの
影響を受けることなく決定する。
時は、第２及び第３のスイッチがオン状態となり、増幅
回路の出力信号の出力電圧ＶＯは、 ＶＯ＝｛（Ｎ＋１）（Ｒ１＋ｒ）／（Ｒ１＋ｒ）｝ ・｛Ｍ（Ｒ２＋ｒ）／（Ｍ＋１）（Ｒ２＋ｒ）｝・ＶＩ ＝（Ｎ＋１）・Ｍ／（Ｍ＋１）・ＶＩ このように、第１〜第４のスイッチと同一構成の補正ス
イッチを有する第１及び第２の補正スイッチ部を帰還経
路上及び基準電圧正入力経路上に設けることにより、増
幅回路のゲインが第１〜第４のスイッチのオン抵抗ｒの
影響を受けることなく決定する。
【００２１】
【実施例】図１はこの発明の一実施例であるリング変調
回路として利用される差動増幅回路の構成を示す回路図
である。
回路として利用される差動増幅回路の構成を示す回路図
である。
【００２２】同図に示すように、オペアンプ１の負入力
に抵抗１１の一端が接続されるとともに、正入力に抵抗
１２の一端が接続される。さらに、オペアンプ１の出力
から負入力への帰還経路上に、直列に接続された抵抗１
３及び１４が介挿されるとともに、直列に接続された補
正スイッチ２５及び２６が介挿される。また、オペアン
プ１の正入力から基準電圧ＶＲへの基準電圧正入力経路
上に、直列に接続された抵抗１５及び１６が介挿される
とともに、直列に接続された補正スイッチ２７及び２８
が介挿される。なお、抵抗１１〜抵抗１６の抵抗値はす
べて同一である。
に抵抗１１の一端が接続されるとともに、正入力に抵抗
１２の一端が接続される。さらに、オペアンプ１の出力
から負入力への帰還経路上に、直列に接続された抵抗１
３及び１４が介挿されるとともに、直列に接続された補
正スイッチ２５及び２６が介挿される。また、オペアン
プ１の正入力から基準電圧ＶＲへの基準電圧正入力経路
上に、直列に接続された抵抗１５及び１６が介挿される
とともに、直列に接続された補正スイッチ２７及び２８
が介挿される。なお、抵抗１１〜抵抗１６の抵抗値はす
べて同一である。
【００２３】補正スイッチ２５〜２８の内部構成はアナ
ログスイッチ２１〜２４と同一構成であり、従来例の図
３に示すように、一方電極及び他方電極をそれぞれ共有
し、一方電極を入力Ａとし他方電極を出力Ｂとした２つ
のＰＭＯＳトランジスタ４１及びＮＭＯＳトランジスタ
４２から構成されており、ＰＭＯＳトランジスタ４１の
ゲートには制御入力Ｃより得られる信号が付与され、Ｎ
ＭＯＳトランジスタ４２のゲートには制御入力Ｄより得
られる信号が付与される。
ログスイッチ２１〜２４と同一構成であり、従来例の図
３に示すように、一方電極及び他方電極をそれぞれ共有
し、一方電極を入力Ａとし他方電極を出力Ｂとした２つ
のＰＭＯＳトランジスタ４１及びＮＭＯＳトランジスタ
４２から構成されており、ＰＭＯＳトランジスタ４１の
ゲートには制御入力Ｃより得られる信号が付与され、Ｎ
ＭＯＳトランジスタ４２のゲートには制御入力Ｄより得
られる信号が付与される。
【００２４】上記構成の補正スイッチ２５の入力Ａが抵
抗１４の一端に接続され、出力Ｂが補正スイッチ２６の
入力Ａに接続され、補正スイッチ２６の出力Ｂがオペア
ンプ１の出力に接続される。一方、補正スイッチ２７の
入力Ａに基準電圧ＶＲが付与され、出力Ｂがアナログス
イッチ２７の入力に接続され、アナログスイッチ２４の
出力Ｂが抵抗１６の一端に接続される。
抗１４の一端に接続され、出力Ｂが補正スイッチ２６の
入力Ａに接続され、補正スイッチ２６の出力Ｂがオペア
ンプ１の出力に接続される。一方、補正スイッチ２７の
入力Ａに基準電圧ＶＲが付与され、出力Ｂがアナログス
イッチ２７の入力に接続され、アナログスイッチ２４の
出力Ｂが抵抗１６の一端に接続される。
【００２５】そして、補正スイッチ２５〜２８の制御入
力ＣがＬレベル（接地レベル）に接続され、制御入力Ｄ
にＨレベル（電源電圧レベル）が付与される。つまり、
補正スイッチ２５〜２８はアナログスイッチ２１〜２４
のオン状態時と同条件で常にオン状態に設定される。な
お、他の構成は従来と同様であるため、説明は省略す
る。
力ＣがＬレベル（接地レベル）に接続され、制御入力Ｄ
にＨレベル（電源電圧レベル）が付与される。つまり、
補正スイッチ２５〜２８はアナログスイッチ２１〜２４
のオン状態時と同条件で常にオン状態に設定される。な
お、他の構成は従来と同様であるため、説明は省略す
る。
【００２６】このような構成の差動増幅回路よりなるリ
ング変調回路は、所定のキャリア（搬送波）の周波数で
制御信号ＳＣの論理レベルを変化させることにより、被
変調信号である入力信号ＳＩが平衡変調されて得られる
変調信号が出力信号ＳＯとして出力される。
ング変調回路は、所定のキャリア（搬送波）の周波数で
制御信号ＳＣの論理レベルを変化させることにより、被
変調信号である入力信号ＳＩが平衡変調されて得られる
変調信号が出力信号ＳＯとして出力される。
【００２７】以下、その増幅動作について説明する。こ
こで、基準電圧ＶＲを０Ｖ、入力信号ＳＩの電圧をＶ
Ｉ、出力信号ＳＯの電圧をＶＯ、抵抗１１〜１６の抵抗
値をＲ、アナログスイッチ２１〜２４及び補正スイッチ
２５〜２８のオン抵抗をｒとする。
こで、基準電圧ＶＲを０Ｖ、入力信号ＳＩの電圧をＶ
Ｉ、出力信号ＳＯの電圧をＶＯ、抵抗１１〜１６の抵抗
値をＲ、アナログスイッチ２１〜２４及び補正スイッチ
２５〜２８のオン抵抗をｒとする。
【００２８】制御信号ＳＣがＬレベル（接地レベル）の
場合、アナログスイッチ２１及び２４がオンし、アナロ
グスイッチ２２及び２３がオフするため、入力信号ＳＩ
は抵抗１１を介してオペアンプ１の負入力に付与され、
基準電圧ＶＲは抵抗１２を介してオペアンプ１の正入力
に付与される。その結果、差動増幅回路は反転増幅回路
として機能するため、出力電圧ＶＯは次式で決定する。
場合、アナログスイッチ２１及び２４がオンし、アナロ
グスイッチ２２及び２３がオフするため、入力信号ＳＩ
は抵抗１１を介してオペアンプ１の負入力に付与され、
基準電圧ＶＲは抵抗１２を介してオペアンプ１の正入力
に付与される。その結果、差動増幅回路は反転増幅回路
として機能するため、出力電圧ＶＯは次式で決定する。
【００２９】 ＶＯ＝−｛２（Ｒ＋ｒ）／（Ｒ＋ｒ）｝・ＶＩ ＝−２ …(IV) 一方、制御信号がＨレベル（電源電圧レベル）の場合、
アナログスイッチ２１及び２４がオフし、アナログスイ
ッチ２２及び２３がオンするため、入力信号ＳＩは抵抗
１２を介してオペアンプ１の正入力に付与され、基準電
圧ＶＲは抵抗１１を介してオペアンプ１の負入力に付与
される。その結果、差動増幅回路は非反転増幅回路とし
て機能するため、出力電圧ＶＯは次式で決定する。
アナログスイッチ２１及び２４がオフし、アナログスイ
ッチ２２及び２３がオンするため、入力信号ＳＩは抵抗
１２を介してオペアンプ１の正入力に付与され、基準電
圧ＶＲは抵抗１１を介してオペアンプ１の負入力に付与
される。その結果、差動増幅回路は非反転増幅回路とし
て機能するため、出力電圧ＶＯは次式で決定する。
【００３０】 ＶＯ＝｛（２＋１）（Ｒ＋ｒ）／（Ｒ＋ｒ）｝ ・｛２（Ｒ＋ｒ）／（２＋１）（Ｒ＋ｒ）｝・ＶＩ ＝２・ＶＩ …(V) したがって、(IV)式及び(V) 式より、差動増幅回路のゲ
インＧは、 Ｇ＝２…(VI) となり、ゲインＧは抵抗１１〜１６の抵抗値Ｒとアナロ
グスイッチ２１〜２４の抵抗値ｒに依存することなく決
定する。
インＧは、 Ｇ＝２…(VI) となり、ゲインＧは抵抗１１〜１６の抵抗値Ｒとアナロ
グスイッチ２１〜２４の抵抗値ｒに依存することなく決
定する。
【００３１】このように、アナログスイッチ２１〜２４
と同構成の補正スイッチ２５〜２８を帰還経路上及び基
準電圧正入力経路上に所望のゲインＧを満足する個数分
直列に設けることにより、アナログスイッチ２１〜２４
のオン抵抗ｒに依存しないゲインＧを得ることができ
る。
と同構成の補正スイッチ２５〜２８を帰還経路上及び基
準電圧正入力経路上に所望のゲインＧを満足する個数分
直列に設けることにより、アナログスイッチ２１〜２４
のオン抵抗ｒに依存しないゲインＧを得ることができ
る。
【００３２】その結果、電源電圧の変動により、アナロ
グスイッチ２１〜２４のオン抵抗が変動しても、差動増
幅回路のゲインＧが影響を受けることはない。
グスイッチ２１〜２４のオン抵抗が変動しても、差動増
幅回路のゲインＧが影響を受けることはない。
【００３３】なお、本実施例の差動増幅回路はリング変
調回路として用いるため、抵抗１１及び抵抗１２の抵抗
値を同じ値に設定したが、通常の増幅回路として用いる
のであれば、必ずしも同じ値にする必要はない。
調回路として用いるため、抵抗１１及び抵抗１２の抵抗
値を同じ値に設定したが、通常の増幅回路として用いる
のであれば、必ずしも同じ値にする必要はない。
【００３４】また、この実施例では２倍の抵抗値を得る
ため、抵抗１１と同じ抵抗値Ｒの２つの抵抗１３，１４
を帰還経路上に直列に設け、抵抗１２と同じ抵抗値Ｒの
２つの抵抗１５，１６を基準電圧正入力経路上に直列に
設けたが、抵抗１１の２倍の抵抗値２Ｒの１つの抵抗を
帰還経路上に設け、抵抗１２の２倍の抵抗値２Ｒの抵抗
を基準電圧正入力経路上に設ける等、合成抵抗値がゲイ
ンＧを満足する構成であればよい。
ため、抵抗１１と同じ抵抗値Ｒの２つの抵抗１３，１４
を帰還経路上に直列に設け、抵抗１２と同じ抵抗値Ｒの
２つの抵抗１５，１６を基準電圧正入力経路上に直列に
設けたが、抵抗１１の２倍の抵抗値２Ｒの１つの抵抗を
帰還経路上に設け、抵抗１２の２倍の抵抗値２Ｒの抵抗
を基準電圧正入力経路上に設ける等、合成抵抗値がゲイ
ンＧを満足する構成であればよい。
【００３５】また、本実施例では帰還経路上及び基準電
圧正入力経路上それぞれ設けた抵抗１３，１４及び１
５，１６の合成抵抗値を抵抗１１及び抵抗１２の２倍に
設定したが、もちろんこれに限定されるものではない。
ただし、アナログスイッチ２１〜２４のオン抵抗の変動
を補正するためにゲインＧ相当分の補正スイッチ２５〜
２８を設ける関係上、自然数に近い値が望まれる。ま
た、通常の増幅回路としては、抵抗１１及び抵抗１２に
対する帰還経路上及び基準電圧正入力経路上にそれぞれ
設ける抵抗値の比率が違っていてもよい。ただし、帰還
経路上及び基準電圧正入力経路上に設ける補正スイッチ
の数は、それぞれ抵抗１１及び抵抗１２に対する帰還経
路上及び基準電圧正入力経路上にそれぞれ設ける抵抗値
の倍率に等しくする必要がある。
圧正入力経路上それぞれ設けた抵抗１３，１４及び１
５，１６の合成抵抗値を抵抗１１及び抵抗１２の２倍に
設定したが、もちろんこれに限定されるものではない。
ただし、アナログスイッチ２１〜２４のオン抵抗の変動
を補正するためにゲインＧ相当分の補正スイッチ２５〜
２８を設ける関係上、自然数に近い値が望まれる。ま
た、通常の増幅回路としては、抵抗１１及び抵抗１２に
対する帰還経路上及び基準電圧正入力経路上にそれぞれ
設ける抵抗値の比率が違っていてもよい。ただし、帰還
経路上及び基準電圧正入力経路上に設ける補正スイッチ
の数は、それぞれ抵抗１１及び抵抗１２に対する帰還経
路上及び基準電圧正入力経路上にそれぞれ設ける抵抗値
の倍率に等しくする必要がある。
【００３６】つまり、抵抗１１に相当する抵抗値Ｒ１と
し、抵抗１２に相当する抵抗値Ｒ２（≠Ｒ１）とし、抵
抗１３，１４の合成抵抗に相当する抵抗値をＮ・Ｒ１
（Ｎは自然数）とし、抵抗１５，１６の合成抵抗に相当
する抵抗値をＭ・Ｒ１（Ｍは自然数，Ｍ≠Ｎ）として
も、帰還経路上に設ける補正スイッチの数をＮ個、基準
電圧正入力経路上に設ける補正スイッチの数をＭ個にす
れば、本発明の増幅回路として成立する。以下、その詳
細な説明を行う。
し、抵抗１２に相当する抵抗値Ｒ２（≠Ｒ１）とし、抵
抗１３，１４の合成抵抗に相当する抵抗値をＮ・Ｒ１
（Ｎは自然数）とし、抵抗１５，１６の合成抵抗に相当
する抵抗値をＭ・Ｒ１（Ｍは自然数，Ｍ≠Ｎ）として
も、帰還経路上に設ける補正スイッチの数をＮ個、基準
電圧正入力経路上に設ける補正スイッチの数をＭ個にす
れば、本発明の増幅回路として成立する。以下、その詳
細な説明を行う。
【００３７】制御信号ＳＣがＬの場合、アナログスイッ
チ２１及び２４がオンし、アナログスイッチ２２及び２
３がオフするため、差動増幅回路は反転増幅回路として
機能するため、出力電圧ＶＯは次式で決定する。
チ２１及び２４がオンし、アナログスイッチ２２及び２
３がオフするため、差動増幅回路は反転増幅回路として
機能するため、出力電圧ＶＯは次式で決定する。
【００３８】 ＶＯ＝−｛Ｎ・（Ｒ１＋ｒ）／（Ｒ１＋ｒ）｝・ＶＩ ＝−Ｎ・ＶＩ …(VII) 制御信号がＨの場合、アナログスイッチ２１及び２４が
オフし、アナログスイッチ２２及び２３がオンするた
め、差動増幅回路は非反転増幅回路として機能するた
め、出力電圧ＶＯは次式で決定する。
オフし、アナログスイッチ２２及び２３がオンするた
め、差動増幅回路は非反転増幅回路として機能するた
め、出力電圧ＶＯは次式で決定する。
【００３９】 ＶＯ＝｛（Ｎ＋１）（Ｒ１＋ｒ）／（Ｒ１＋ｒ）｝ ・｛Ｍ（Ｒ２＋ｒ）／（Ｍ＋１）（Ｒ２＋ｒ）｝・ＶＩ ＝（Ｎ＋１）・Ｍ／（Ｍ＋１）・ＶＩ …(VIII) したがって、増幅回路のゲインＧは反転増幅回路と非反
転増幅回路とで異なるものの、ゲインＧはアナログスイ
ッチ２１〜２４のオン抵抗ｒの影響は受けず、電源電圧
の変動により、アナログスイッチ２１〜２４のオン抵抗
が変動しても、増幅回路のゲインＧが影響を受けること
はない。
転増幅回路とで異なるものの、ゲインＧはアナログスイ
ッチ２１〜２４のオン抵抗ｒの影響は受けず、電源電圧
の変動により、アナログスイッチ２１〜２４のオン抵抗
が変動しても、増幅回路のゲインＧが影響を受けること
はない。
【００４０】
【発明の効果】以上説明したように、この発明によれ
ば、第１〜第４のスイッチと同一構成の補正スイッチを
有する第１及び第２の補正スイッチ部を帰還経路上及び
基準電圧正入力経路上に設けることにより、増幅回路の
ゲインを第１〜第４のスイッチのオン抵抗ｒの影響を受
けることなく決定しているため、電源電圧の変動によっ
てもゲインが変化しないという効果を得ることができ
る。
ば、第１〜第４のスイッチと同一構成の補正スイッチを
有する第１及び第２の補正スイッチ部を帰還経路上及び
基準電圧正入力経路上に設けることにより、増幅回路の
ゲインを第１〜第４のスイッチのオン抵抗ｒの影響を受
けることなく決定しているため、電源電圧の変動によっ
てもゲインが変化しないという効果を得ることができ
る。
【図１】この発明の一実施例である差動増幅回路の構成
を示す回路図である。
を示す回路図である。
【図２】従来の差動増幅回路の構成を示す回路図であ
る。
る。
【図３】アナログスイッチの内部構成を示す回路図であ
る。
る。
１ オペアンプ １１〜１６ 抵抗 ２１〜２４ アナログスイッチ ２５〜２８ 補正スイッチ ３１ 信号入力端子 ３２ 制御信号入力端子 ３３ 信号出力端子
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年５月２１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項１
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正内容】
【０００１】
【産業上の利用分野】この発明はリング変調回路等の平
衡変調回路に用いられる増幅回路に関する。
衡変調回路に用いられる増幅回路に関する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正内容】
【００１６】
【課題を解決するための手段】この発明にかかる増幅回
路は、入力信号が付与される信号入力端子と、制御信号
が付与される制御信号入力端子と、所定レベルの基準電
圧を付与する基準電圧発生源と、信号出力端子と、正入
力及び負入力を有し、その出力が前記出力端子に接続さ
れた演算増幅器と、前記演算増幅器の負入力に接続され
た第１の抵抗部と、前記演算増幅器の正入力に接続され
た第２の抵抗部と、前記信号入力端子，前記第１の抵抗
部間に介挿され、前記制御信号に基づきオン・オフする
第１のスイッチと、前記第１の抵抗部に直列に接続され
るとともに、前記基準電圧発生源，前記第１の抵抗部間
に介挿され、前記制御信号に基づきオン・オフする第２
のスイッチと、前記信号入力端子，前記第２の抵抗部間
に介挿され、前記制御信号に基づきオン・オフする第３
のスイッチと、前記基準電圧発生源，前記第２の抵抗部
間に介挿され、前記制御信号に基づきオン・オフする第
４のスイッチとを備え、前記第１〜第４のスイッチの内
部は同一構成で形成されており、前記第１及び第４のス
イッチのオン・オフ状態は常に前記第２及び第３のスイ
ッチのオン・オフ状態の逆になるように前記制御信号が
与えられ、前記演算増幅器の出力から負入力への帰還経
路上に設けられ、前記第１の抵抗部との抵抗比がＮ（Ｎ
は自然数）の第３の抵抗部と、前記Ｎ個の補正スイッチ
が直列に接続されることにより構成され、前記帰還経路
上に前記第３の抵抗部と直列に接続された第１の補正ス
イッチ部とをさらに備え、前記Ｎ個の前記補正スイッチ
はすべて前記第１〜第４のスイッチと内部構成が同一
で、前記第１〜第４のスイッチのオン状態時と同条件で
常にオン状態に設定されており、前記演算増幅器の正入
力から前記基準電圧発生源への基準信号正入力経路上に
設けられ、前記第２の抵抗部との抵抗比がＭ（Ｍは自然
数）の第４の抵抗部と、前記抵抗比Ｍ個の前記補正スイ
ッチが直列に接続されることにより構成され、前記基準
信号正入力経路上に前記第４の抵抗部と直列に接続され
た第２の補正スイッチ部とをさらに備え、前記Ｍ個の前
記補正スイッチはすべて前記第１〜第４のスイッチと内
部構成が同一で、前記第１〜第４のスイッチのオン状態
時と同条件で常にオン状態に設定される。
路は、入力信号が付与される信号入力端子と、制御信号
が付与される制御信号入力端子と、所定レベルの基準電
圧を付与する基準電圧発生源と、信号出力端子と、正入
力及び負入力を有し、その出力が前記出力端子に接続さ
れた演算増幅器と、前記演算増幅器の負入力に接続され
た第１の抵抗部と、前記演算増幅器の正入力に接続され
た第２の抵抗部と、前記信号入力端子，前記第１の抵抗
部間に介挿され、前記制御信号に基づきオン・オフする
第１のスイッチと、前記第１の抵抗部に直列に接続され
るとともに、前記基準電圧発生源，前記第１の抵抗部間
に介挿され、前記制御信号に基づきオン・オフする第２
のスイッチと、前記信号入力端子，前記第２の抵抗部間
に介挿され、前記制御信号に基づきオン・オフする第３
のスイッチと、前記基準電圧発生源，前記第２の抵抗部
間に介挿され、前記制御信号に基づきオン・オフする第
４のスイッチとを備え、前記第１〜第４のスイッチの内
部は同一構成で形成されており、前記第１及び第４のス
イッチのオン・オフ状態は常に前記第２及び第３のスイ
ッチのオン・オフ状態の逆になるように前記制御信号が
与えられ、前記演算増幅器の出力から負入力への帰還経
路上に設けられ、前記第１の抵抗部との抵抗比がＮ（Ｎ
は自然数）の第３の抵抗部と、前記Ｎ個の補正スイッチ
が直列に接続されることにより構成され、前記帰還経路
上に前記第３の抵抗部と直列に接続された第１の補正ス
イッチ部とをさらに備え、前記Ｎ個の前記補正スイッチ
はすべて前記第１〜第４のスイッチと内部構成が同一
で、前記第１〜第４のスイッチのオン状態時と同条件で
常にオン状態に設定されており、前記演算増幅器の正入
力から前記基準電圧発生源への基準信号正入力経路上に
設けられ、前記第２の抵抗部との抵抗比がＭ（Ｍは自然
数）の第４の抵抗部と、前記抵抗比Ｍ個の前記補正スイ
ッチが直列に接続されることにより構成され、前記基準
信号正入力経路上に前記第４の抵抗部と直列に接続され
た第２の補正スイッチ部とをさらに備え、前記Ｍ個の前
記補正スイッチはすべて前記第１〜第４のスイッチと内
部構成が同一で、前記第１〜第４のスイッチのオン状態
時と同条件で常にオン状態に設定される。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正内容】
【００２４】上記構成の補正スイッチ２５の入力Ａが抵
抗１４の一端に接続され、出力Ｂが補正スイッチ２６の
入力Ａに接続され、補正スイッチ２６の出力Ｂがオペア
ンプ１の出力に接続される。一方、補正スイッチ２７の
入力Ａに基準電圧ＶＲが付与され、出力Ｂが補正スイッ
チ２８の入力Ａに接続され、補正スイッチ２８の出力Ｂ
が抵抗１６の一端に接続される。
抗１４の一端に接続され、出力Ｂが補正スイッチ２６の
入力Ａに接続され、補正スイッチ２６の出力Ｂがオペア
ンプ１の出力に接続される。一方、補正スイッチ２７の
入力Ａに基準電圧ＶＲが付与され、出力Ｂが補正スイッ
チ２８の入力Ａに接続され、補正スイッチ２８の出力Ｂ
が抵抗１６の一端に接続される。
Claims (1)
- 【請求項１】 入力信号が付与される信号入力端子と、 制御信号が付与される制御信号入力端子と、 所定レベルの基準電圧を付与する基準電圧発生源と、 信号出力端子と、 正入力及び負入力を有し、その出力が前記信号出力端子
に接続された演算増幅器と、 前記演算増幅器の負入力に接続された第１の抵抗部と、 前記演算増幅器の正入力に接続された第２の抵抗部と、 前記信号入力端子，前記第１の抵抗部間に介挿され、前
記制御信号に基づきオン・オフする第１のスイッチと、 前記基準電圧発生源，前記第１の抵抗部間に介挿され、
前記制御信号に基づきオン・オフする第２のスイッチ
と、 前記信号入力端子，前記第２の抵抗部間に介挿され、前
記制御信号に基づきオン・オフする第３のスイッチと、 前記基準電圧発生源，前記第２の抵抗部間に介挿され、
前記制御信号に基づきオン・オフする第４のスイッチと
を備え、前記第１〜第４のスイッチの内部は同一構成で
形成されており、前記第１及び第４のスイッチのオン・
オフ状態は常に前記第２及び第３のスイッチのオン・オ
フ状態の逆になるように前記制御信号が与えられ、 前記演算増幅器の出力から正入力への帰還経路上に設け
られ、前記第１の抵抗部との抵抗比がＮ（Ｎは自然数）
の第３の抵抗部と、 前記Ｎ個の補正スイッチが直列に接続されることにより
構成され、前記帰還経路上に前記第３の抵抗部と直列に
接続された第１の補正スイッチ部とをさらに備え、前記
Ｎ個の前記補正スイッチはすべて前記第１〜第４のスイ
ッチと内部構成が同一で、前記第１〜第４のスイッチの
オン状態時と同条件で常にオン状態に設定されており、 前記演算増幅器の正入力から前記基準電圧発生源への基
準信号正入力経路上に設けられ、前記第２の抵抗部との
抵抗比がＭ（Ｍは自然数）の第４の抵抗部と、 前記Ｍ個の前記補正スイッチが直列に接続されることに
より構成され、前記基準信号正入力経路上に前記第４の
抵抗部と直列に接続された第２の補正スイッチ部とをさ
らに備え、前記Ｍ個の前記補正スイッチはすべて前記第
１〜第４のスイッチと内部構成が同一で、前記第１〜第
４のスイッチのオン状態時と同条件で常にオン状態に設
定される増幅回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4000218A JP2710507B2 (ja) | 1992-01-06 | 1992-01-06 | 増幅回路 |
| US07/994,911 US5311142A (en) | 1992-01-06 | 1992-12-22 | Amplifier circuit with gain that does not vary with power supply fluctuations |
| GB9300085A GB2264013B (en) | 1992-01-06 | 1993-01-05 | Amplifier circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4000218A JP2710507B2 (ja) | 1992-01-06 | 1992-01-06 | 増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05183348A true JPH05183348A (ja) | 1993-07-23 |
| JP2710507B2 JP2710507B2 (ja) | 1998-02-10 |
Family
ID=11467825
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4000218A Expired - Fee Related JP2710507B2 (ja) | 1992-01-06 | 1992-01-06 | 増幅回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5311142A (ja) |
| JP (1) | JP2710507B2 (ja) |
| GB (1) | GB2264013B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006211448A (ja) * | 2005-01-31 | 2006-08-10 | Rohm Co Ltd | 差動入力回路、受信回路、送受信装置 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6701340B1 (en) | 1999-09-22 | 2004-03-02 | Lattice Semiconductor Corp. | Double differential comparator and programmable analog block architecture using same |
| US6362684B1 (en) | 2000-02-17 | 2002-03-26 | Lattice Semiconductor Corporation | Amplifier having an adjust resistor network |
| US6424209B1 (en) | 2000-02-18 | 2002-07-23 | Lattice Semiconductor Corporation | Integrated programmable continuous time filter with programmable capacitor arrays |
| US6806771B1 (en) | 2001-06-01 | 2004-10-19 | Lattice Semiconductor Corp. | Multimode output stage converting differential to single-ended signals using current-mode input signals |
| US6717451B1 (en) | 2001-06-01 | 2004-04-06 | Lattice Semiconductor Corporation | Precision analog level shifter with programmable options |
| US6583652B1 (en) | 2001-06-01 | 2003-06-24 | Lattice Semiconductor Corporation | Highly linear programmable transconductor with large input-signal range |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4338580A (en) * | 1980-05-09 | 1982-07-06 | Motorola, Inc. | Self balancing amplitude modulator |
-
1992
- 1992-01-06 JP JP4000218A patent/JP2710507B2/ja not_active Expired - Fee Related
- 1992-12-22 US US07/994,911 patent/US5311142A/en not_active Expired - Fee Related
-
1993
- 1993-01-05 GB GB9300085A patent/GB2264013B/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006211448A (ja) * | 2005-01-31 | 2006-08-10 | Rohm Co Ltd | 差動入力回路、受信回路、送受信装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5311142A (en) | 1994-05-10 |
| JP2710507B2 (ja) | 1998-02-10 |
| GB2264013A (en) | 1993-08-11 |
| GB2264013B (en) | 1995-05-31 |
| GB9300085D0 (en) | 1993-03-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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