JPH05183430A - 位相同期回路 - Google Patents
位相同期回路Info
- Publication number
- JPH05183430A JPH05183430A JP3347096A JP34709691A JPH05183430A JP H05183430 A JPH05183430 A JP H05183430A JP 3347096 A JP3347096 A JP 3347096A JP 34709691 A JP34709691 A JP 34709691A JP H05183430 A JPH05183430 A JP H05183430A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- phase
- counter
- selection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 入力信号が切り替えられても出力の位相ずれ
を最小限に抑えられる位相同期回路を提供すること。 【構成】 選択回路４は、二つの入力信号Ｐ0 ，Ｐ1 の
内の一つを外部からの選択信号Ｓ1 に応じて選択する。
選択回路４からの出力信号は第一のカウンタ回路６にク
ロックとして入力される。このカウンタ回路６は、制御
回路５により、選択信号Ｓ1 により入力信号Ｐ0 ，Ｐ1
の切り替え時にカウンタ回路６のカウンタ値を所定の値
に設定（現カウント値＋１）されるともに、その切り戻
し時にカウント値が所定の他の値（現カウント値＋２）
に設定される。カウンタ回路６の出力信号は、位相比較
信号とともに位相同期発振回路７に入力される。位相同
期発振回路１７は同期動作をする。発振回路７の出力信
号は、カウンタ回路８で分周して位相比較信号を形成す
る。
を最小限に抑えられる位相同期回路を提供すること。 【構成】 選択回路４は、二つの入力信号Ｐ0 ，Ｐ1 の
内の一つを外部からの選択信号Ｓ1 に応じて選択する。
選択回路４からの出力信号は第一のカウンタ回路６にク
ロックとして入力される。このカウンタ回路６は、制御
回路５により、選択信号Ｓ1 により入力信号Ｐ0 ，Ｐ1
の切り替え時にカウンタ回路６のカウンタ値を所定の値
に設定（現カウント値＋１）されるともに、その切り戻
し時にカウント値が所定の他の値（現カウント値＋２）
に設定される。カウンタ回路６の出力信号は、位相比較
信号とともに位相同期発振回路７に入力される。位相同
期発振回路１７は同期動作をする。発振回路７の出力信
号は、カウンタ回路８で分周して位相比較信号を形成す
る。
Description
【０００１】
【産業上の利用分野】本発明は位相同期回路に係わり、
特に入力信号が切り替えられても出力の位相ずれを最小
限に抑えられる位相同期回路に関する。
特に入力信号が切り替えられても出力の位相ずれを最小
限に抑えられる位相同期回路に関する。
【０００２】
【従来の技術】この種の位相同期回路は、入力信号の位
相に応じて発振周波数を制御する回路として知られてい
る。
相に応じて発振周波数を制御する回路として知られてい
る。
【０００３】図２は、かかる従来の位相同期回路を示す
ブロック図である。
ブロック図である。
【０００４】図２に示す従来の位相同期回路では、入力
信号Ｐ0 ，Ｐ1 は入力端子１１，１２を介して選択回路
１４に入力され、かつ選択信号Ｓ1 は入力端子１３を介
して選択回路１４に入力されている。選択回路１４は、
選択信号Ｓ1 に応じて入力信号Ｐ0 ，Ｐ1 の内の一つを
選択して信号ｇとして出力する。この出力信号ｇは、四
分周カウンタ回路１６にクロック信号として入力され
る。四分周カウンタ回路１６のカウンタ出力信号ｈは、
位相同期発振回路１７に入力される。位相同期発振回路
１７では、四分周カウンタ回路１６からの出力信号ｈに
位相同期して動作する。位相同期発振回路１７の出力信
号ｊは、カウンタ回路１８に供給されるとともに、出力
端子１９から出力される。カウンタ回路１８は、出力信
号ｊを取り込み位相比較信号ｉを形成して位相同期発振
回路１７に入力する。
信号Ｐ0 ，Ｐ1 は入力端子１１，１２を介して選択回路
１４に入力され、かつ選択信号Ｓ1 は入力端子１３を介
して選択回路１４に入力されている。選択回路１４は、
選択信号Ｓ1 に応じて入力信号Ｐ0 ，Ｐ1 の内の一つを
選択して信号ｇとして出力する。この出力信号ｇは、四
分周カウンタ回路１６にクロック信号として入力され
る。四分周カウンタ回路１６のカウンタ出力信号ｈは、
位相同期発振回路１７に入力される。位相同期発振回路
１７では、四分周カウンタ回路１６からの出力信号ｈに
位相同期して動作する。位相同期発振回路１７の出力信
号ｊは、カウンタ回路１８に供給されるとともに、出力
端子１９から出力される。カウンタ回路１８は、出力信
号ｊを取り込み位相比較信号ｉを形成して位相同期発振
回路１７に入力する。
【０００５】次に、図２および図４を参照しながら上記
装置の動作を説明する。
装置の動作を説明する。
【０００６】図４は、図２の従来回路での動作を示すタ
イミングチャートである。
イミングチャートである。
【０００７】まず、周波数が同一であって位相のみ異な
る入力信号Ｐ0 、Ｐ1 は、選択回路１４に入力される。
選択回路１４は、時刻Ｔ1 またはＴ2 時に選択信号Ｓ1
が“低い（“Ｌ”）”から“高い（“Ｈ”）”に変わ
り、時刻Ｔ3 またはＴ4 時に“Ｈ”から“Ｌ”に変わる
ものとする。ここで、選択信号Ｓ1 が“Ｌ”レベルとは
“０”系選択を示し、入力信号Ｐ0 が選択される。ま
た、選択信号Ｓ1 が“Ｈ”レベルとは“１”系選択を示
し、入力信号Ｐ1 が選択される。
る入力信号Ｐ0 、Ｐ1 は、選択回路１４に入力される。
選択回路１４は、時刻Ｔ1 またはＴ2 時に選択信号Ｓ1
が“低い（“Ｌ”）”から“高い（“Ｈ”）”に変わ
り、時刻Ｔ3 またはＴ4 時に“Ｈ”から“Ｌ”に変わる
ものとする。ここで、選択信号Ｓ1 が“Ｌ”レベルとは
“０”系選択を示し、入力信号Ｐ0 が選択される。ま
た、選択信号Ｓ1 が“Ｈ”レベルとは“１”系選択を示
し、入力信号Ｐ1 が選択される。
【０００８】この従来回路では、選択信号Ｓ1 の切り替
え時刻により、四分周カウンタ回路１６のカウンタ値ｈ
は、図４に示すＣ13、Ｃ14、Ｃ23、Ｃ24の４通りの場合
を生ずる。ＣXX（Ｘは任意に整数）の詳細を下記に示
す。
え時刻により、四分周カウンタ回路１６のカウンタ値ｈ
は、図４に示すＣ13、Ｃ14、Ｃ23、Ｃ24の４通りの場合
を生ずる。ＣXX（Ｘは任意に整数）の詳細を下記に示
す。
【０００９】（１）Ｃ13 …… 時刻Ｔ1 に“０”系か
ら“１”系に変化し、時刻Ｔ3 に“１”系から“０”系
に変化する。
ら“１”系に変化し、時刻Ｔ3 に“１”系から“０”系
に変化する。
【００１０】（２）Ｃ14 …… 時刻Ｔ1 に“０”系か
ら“１”系に変化し、時刻Ｔ4 に“１”系から“０”系
に変化する。
ら“１”系に変化し、時刻Ｔ4 に“１”系から“０”系
に変化する。
【００１１】（３）Ｃ23 …… 時刻Ｔ2 に“０”系か
ら“１”系に変化し、時刻Ｔ3 に“１”系から“０”系
に変化する。
ら“１”系に変化し、時刻Ｔ3 に“１”系から“０”系
に変化する。
【００１２】（４）Ｃ24 …… 時刻Ｔ2 に“０”系か
ら“１”系に変化し、時刻Ｔ4 に“１”系から“０”系
に変化する。
ら“１”系に変化し、時刻Ｔ4 に“１”系から“０”系
に変化する。
【００１３】図４において、信号ＴＣ0 、ＴＣ1 の矢印
位置は、各々入力信号Ｐ0 、Ｐ1 の４分周時のタイミン
グ位置を示す。位相同期発振回路１７の出力信号ｊは、
信号ＴＣ0 の矢印位置の位相で引き込むとすると、信号
ＴＣ1 に切り替わった場合の位相同期発振回路１７の出
力信号ｊの位相ずれを最小にする引き込み位相は、信号
ＴＣ0 よりＴW 遅れた信号ＴＣ1 の矢印位置の位相とな
る。
位置は、各々入力信号Ｐ0 、Ｐ1 の４分周時のタイミン
グ位置を示す。位相同期発振回路１７の出力信号ｊは、
信号ＴＣ0 の矢印位置の位相で引き込むとすると、信号
ＴＣ1 に切り替わった場合の位相同期発振回路１７の出
力信号ｊの位相ずれを最小にする引き込み位相は、信号
ＴＣ0 よりＴW 遅れた信号ＴＣ1 の矢印位置の位相とな
る。
【００１４】ここで、ＴＣ0 の矢印位置が四分周カウン
タ回路１６のカウンタ値０D （Ｄは１０進数を示す）と
同一位置に有るものとして動作を説明する。
タ回路１６のカウンタ値０D （Ｄは１０進数を示す）と
同一位置に有るものとして動作を説明する。
【００１５】まず、時刻Ｔ1 、Ｔ2 の“０”系から
“１”系への切り替えでは、図４の時刻Ｔ2 〜Ｔ3 の間
において、Ｃ13、Ｃ14のカウンタ値０D が信号ＴＣ1 の
矢印位置と一致するが（時刻Ｔ11）、Ｃ23、Ｃ24ではカ
ウンタ値が１D となり、１カウント分だけカウントアッ
プしている。カウンタ値０D の位置が位相同期発振回路
１７の引き込み位相としているため、切換え位相ずれ
は、２×ＴW となる。
“１”系への切り替えでは、図４の時刻Ｔ2 〜Ｔ3 の間
において、Ｃ13、Ｃ14のカウンタ値０D が信号ＴＣ1 の
矢印位置と一致するが（時刻Ｔ11）、Ｃ23、Ｃ24ではカ
ウンタ値が１D となり、１カウント分だけカウントアッ
プしている。カウンタ値０D の位置が位相同期発振回路
１７の引き込み位相としているため、切換え位相ずれ
は、２×ＴW となる。
【００１６】次に、時刻Ｔ3 、Ｔ4 の“１”系から
“０”系の切戻しにより、図４で時刻Ｔ 3 以降では、Ｃ
13、Ｃ24のカウンタ値０D が信号ＴＣ0 の矢印位置と一
致するが（時刻Ｔ12）、Ｃ14、Ｃ23では各々カウンタ値
が３D 、１D となる。このため切り換えによる位相ずれ
は、２×ＴW となる。したがって、同様な切り替えが続
いた場合には当初の引き込み位相からずれが拡大するこ
とがわかる。
“０”系の切戻しにより、図４で時刻Ｔ 3 以降では、Ｃ
13、Ｃ24のカウンタ値０D が信号ＴＣ0 の矢印位置と一
致するが（時刻Ｔ12）、Ｃ14、Ｃ23では各々カウンタ値
が３D 、１D となる。このため切り換えによる位相ずれ
は、２×ＴW となる。したがって、同様な切り替えが続
いた場合には当初の引き込み位相からずれが拡大するこ
とがわかる。
【００１７】
【発明が解決しようとする課題】上述した従来の位相同
期回路にあっては、切り替えを行う毎に位相同期発振回
路の引込み位相ずれが拡大してしまうという欠点があ
る。
期回路にあっては、切り替えを行う毎に位相同期発振回
路の引込み位相ずれが拡大してしまうという欠点があ
る。
【００１８】本発明は、上述した欠点を解消し、入力信
号が切り替えられても出力の位相ずれを最小限に抑えら
れる位相同期回路を提供することを目的とする。
号が切り替えられても出力の位相ずれを最小限に抑えら
れる位相同期回路を提供することを目的とする。
【００１９】
【課題を解決するための手段】上記目的を達成するため
に、本発明の位相同期回路は、二つの入力信号の内の一
つを外部からの選択信号に応じて選択する選択回路と、
選択回路の出力信号をクロック入力とする第一のカウン
タ回路と、外部の選択信号により上記の二入力信号の切
り換え時に第一のカウンタ回路のカウンタ値を所定の値
に設定するとともに、外部の選択信号により二入力信号
の切戻し時に第一のカウンタ回路のカウント値を所定の
他の値に設定する制御回路と、第一のカウンタ回路の出
力信号と位相比較信号とを取り込み、第一のカウンタか
らの出力信号に位相同期した信号を出力する位相同期発
振回路と、位相同期発振回路の出力信号を分周して位相
比較信号を形成する第二のカウンタ回路とから構成され
ている。
に、本発明の位相同期回路は、二つの入力信号の内の一
つを外部からの選択信号に応じて選択する選択回路と、
選択回路の出力信号をクロック入力とする第一のカウン
タ回路と、外部の選択信号により上記の二入力信号の切
り換え時に第一のカウンタ回路のカウンタ値を所定の値
に設定するとともに、外部の選択信号により二入力信号
の切戻し時に第一のカウンタ回路のカウント値を所定の
他の値に設定する制御回路と、第一のカウンタ回路の出
力信号と位相比較信号とを取り込み、第一のカウンタか
らの出力信号に位相同期した信号を出力する位相同期発
振回路と、位相同期発振回路の出力信号を分周して位相
比較信号を形成する第二のカウンタ回路とから構成され
ている。
【００２０】本発明では、位相同期発振回路の入力用の
第一のカウンタ回路を、カウント値を制御する制御回路
で制御し、二入力信号の切り換えのタイミングに応じて
切り替え時はカウンタ回路のカウント値を第一の設定値
に、切り戻し時にはカウンタ回路のカウント値を第二の
設定値にそれぞれ設定し、カウンタ値を強制的に一致さ
せるようにして、位相ずれを最小限に抑えるようにして
いる。
第一のカウンタ回路を、カウント値を制御する制御回路
で制御し、二入力信号の切り換えのタイミングに応じて
切り替え時はカウンタ回路のカウント値を第一の設定値
に、切り戻し時にはカウンタ回路のカウント値を第二の
設定値にそれぞれ設定し、カウンタ値を強制的に一致さ
せるようにして、位相ずれを最小限に抑えるようにして
いる。
【００２１】
【実施例】次に、本発明について図示の実施例を基に説
明する。
明する。
【００２２】図１は、本発明の位相同期回路の実施例を
示すブロック図である。図３は、同実施例の作用を説明
するためのタイミングチャートである。
示すブロック図である。図３は、同実施例の作用を説明
するためのタイミングチャートである。
【００２３】図１では、入力端子１，２，３は選択回路
４および制御回路５に接続されており、入力信号Ｐ0 が
入力端子１から、入力信号Ｐ1 が入力端子２から、選択
信号Ｓ1 は入力端子３から選択回路４および制御回路５
にそれぞれ入力されるようになっている。選択回路４
は、選択信号Ｓ1 に応じて入力信号Ｐ0 ，Ｐ1 の内の一
つを選択して出力信号ａとして出力する。また、制御回
路５は、選択信号Ｓ1 、入力信号Ｐ0 ，Ｐ1 を基に設定
制御信号ｃを形成する。選択回路４からの出力信号ａ
は、四分周カウンタ回路６にクロック信号として入力さ
れ、制御回路５からの設定制御信号ｃは四分周カウンタ
回路６の制御端子に入力される。四分周カウンタ回路６
は、設定制御信号ｃが入力されると、その信号ｃに応じ
て所定の値に設定される。カウンタ回路６のカウンタ出
力信号ｄは、位相同期発振回路７に入力される。位相同
期発振回路７では、四分周カウンタ回路６からの出力信
号ｄに位相同期して動作する。位相同期発振回路７の出
力市信号ｆは、カウンタ回路８に供給されるとともに、
出力端子９から信号Ｐout として出力される。カウンタ
回路８は、出力信号ｆを取り込み位相比較信号ｅを形成
して位相同期発振回路７に入力するようにしてある。
４および制御回路５に接続されており、入力信号Ｐ0 が
入力端子１から、入力信号Ｐ1 が入力端子２から、選択
信号Ｓ1 は入力端子３から選択回路４および制御回路５
にそれぞれ入力されるようになっている。選択回路４
は、選択信号Ｓ1 に応じて入力信号Ｐ0 ，Ｐ1 の内の一
つを選択して出力信号ａとして出力する。また、制御回
路５は、選択信号Ｓ1 、入力信号Ｐ0 ，Ｐ1 を基に設定
制御信号ｃを形成する。選択回路４からの出力信号ａ
は、四分周カウンタ回路６にクロック信号として入力さ
れ、制御回路５からの設定制御信号ｃは四分周カウンタ
回路６の制御端子に入力される。四分周カウンタ回路６
は、設定制御信号ｃが入力されると、その信号ｃに応じ
て所定の値に設定される。カウンタ回路６のカウンタ出
力信号ｄは、位相同期発振回路７に入力される。位相同
期発振回路７では、四分周カウンタ回路６からの出力信
号ｄに位相同期して動作する。位相同期発振回路７の出
力市信号ｆは、カウンタ回路８に供給されるとともに、
出力端子９から信号Ｐout として出力される。カウンタ
回路８は、出力信号ｆを取り込み位相比較信号ｅを形成
して位相同期発振回路７に入力するようにしてある。
【００２４】上述した構成の実施例の動作について図１
および図３を参照して説明する。
および図３を参照して説明する。
【００２５】周波数が同一であって位相のみ異なる入力
信号Ｐ0 、Ｐ1 は、選択回路４および制御回路５にそれ
ぞれ入力される。選択回路４は、時刻Ｔ1 またはＴ2 時
に選択信号Ｓ1 が“Ｌ”から“Ｈ”に変わり、時刻Ｔ3
またはＴ4 時に“Ｈ”から“Ｌ”に変わるものとする。
ここで、選択信号Ｓ1 が“Ｌ”レベルとは“０”系選択
を示し、入力信号Ｐ0 が選択される。また、選択信号Ｓ
1 が“Ｈ”レベルとは“１”系選択を示し、入力信号Ｐ
1 が選択される。
信号Ｐ0 、Ｐ1 は、選択回路４および制御回路５にそれ
ぞれ入力される。選択回路４は、時刻Ｔ1 またはＴ2 時
に選択信号Ｓ1 が“Ｌ”から“Ｈ”に変わり、時刻Ｔ3
またはＴ4 時に“Ｈ”から“Ｌ”に変わるものとする。
ここで、選択信号Ｓ1 が“Ｌ”レベルとは“０”系選択
を示し、入力信号Ｐ0 が選択される。また、選択信号Ｓ
1 が“Ｈ”レベルとは“１”系選択を示し、入力信号Ｐ
1 が選択される。
【００２６】さて、上記位相同期回路は、選択信号Ｓ1
の切り替えタイミングにより、４分周カウンタ回路６の
カウンタ値が、図３に示すように、Ｃ13、Ｃ14、Ｃ23、
Ｃ24の４通りとなる。上記信号の細かい説明は、従来の
位相同期回路の部分で説明しているので省略する。
の切り替えタイミングにより、４分周カウンタ回路６の
カウンタ値が、図３に示すように、Ｃ13、Ｃ14、Ｃ23、
Ｃ24の４通りとなる。上記信号の細かい説明は、従来の
位相同期回路の部分で説明しているので省略する。
【００２７】図３に示すように位相同期発振回路７の出
力信号ｆが信号ＴＣ0 の矢印位置の位相で引き込むとす
ると（時刻Ｔ11）、仮に信号ＴＣ1 に切り替わった場合
の位相同期発振回路７の出力の位相ずれが最小となるの
は、信号ＴＣ0 よりＴW 遅れた信号ＴＣ1 の矢印位置の
位相となる（時刻Ｔ12）。
力信号ｆが信号ＴＣ0 の矢印位置の位相で引き込むとす
ると（時刻Ｔ11）、仮に信号ＴＣ1 に切り替わった場合
の位相同期発振回路７の出力の位相ずれが最小となるの
は、信号ＴＣ0 よりＴW 遅れた信号ＴＣ1 の矢印位置の
位相となる（時刻Ｔ12）。
【００２８】ここで、信号ＴＣ0 の矢印位置がカウンタ
回路６のカウンタ値０D からカウントを開始したとする
と、“０”系から“１”系の切り替えにより（時刻
Ｔ1 ）、カウンタ回路６は信号ＴＣ1 で動作する。すな
わち、図３で時刻Ｔ1 に“０”系から“１”系への切り
替えが起こると、時刻Ｔ1 は信号Ｒ1 のＢ範囲にある。
このとき、本実施例では、四分周カウンタ回路６のカウ
ント値Ｃ23、Ｃ24を、時刻ＴS のときに制御回路５から
設定制御信号ｃにより、カウンタ値を所定の値（切り替
え時点のカウンタ値＋０）に設定する。したがって、四
分周カウンタ回路６のカウント値Ｃ23、Ｃ24は、図３か
らも分かるように切り替え時点のカウンタ値が１D だか
ら、１D ＋０D ＝１D に設定されることになる。
回路６のカウンタ値０D からカウントを開始したとする
と、“０”系から“１”系の切り替えにより（時刻
Ｔ1 ）、カウンタ回路６は信号ＴＣ1 で動作する。すな
わち、図３で時刻Ｔ1 に“０”系から“１”系への切り
替えが起こると、時刻Ｔ1 は信号Ｒ1 のＢ範囲にある。
このとき、本実施例では、四分周カウンタ回路６のカウ
ント値Ｃ23、Ｃ24を、時刻ＴS のときに制御回路５から
設定制御信号ｃにより、カウンタ値を所定の値（切り替
え時点のカウンタ値＋０）に設定する。したがって、四
分周カウンタ回路６のカウント値Ｃ23、Ｃ24は、図３か
らも分かるように切り替え時点のカウンタ値が１D だか
ら、１D ＋０D ＝１D に設定されることになる。
【００２９】次に、同様に、時刻Ｔ2 に“０”系から
“１”系の切り替えが起きた場合には、時刻Ｔ2 は信号
Ｒ1 のＡ範囲にある。この場合に、カウンタ回路６のカ
ウンタ値は、Ｃ13、Ｃ14に示すようにカウンタ値が単に
カウントアップされる。この結果、時刻Ｔ1 、Ｔ2 の
“０”系から“１”系の切り替えでは、Ｃ13、Ｃ14、Ｃ
24に示すように時刻Ｔ2 〜Ｔ3 間ではカウンタ値０D が
信号ＴＣ1 の矢印位置と全て一致する。このため、切り
替えによる位相ずれは、期間ＴW となる。
“１”系の切り替えが起きた場合には、時刻Ｔ2 は信号
Ｒ1 のＡ範囲にある。この場合に、カウンタ回路６のカ
ウンタ値は、Ｃ13、Ｃ14に示すようにカウンタ値が単に
カウントアップされる。この結果、時刻Ｔ1 、Ｔ2 の
“０”系から“１”系の切り替えでは、Ｃ13、Ｃ14、Ｃ
24に示すように時刻Ｔ2 〜Ｔ3 間ではカウンタ値０D が
信号ＴＣ1 の矢印位置と全て一致する。このため、切り
替えによる位相ずれは、期間ＴW となる。
【００３０】さらに、時刻Ｔ3 、Ｔ4 の切戻しが起きた
場合に、まず時刻Ｔ4 は信号Ｒ1 のＡ範囲にある。この
場合カウンタ回路６のカウンタ値は、制御回路５からの
設定制御信号ｃにより、Ｃ14、Ｃ24に示すように時刻Ｔ
R にてカウンタ値が所定の値（切り替え時点のカウンタ
値＋２）に設定される。この時に、カウンタ回路６のカ
ウント値は、切り替え時点のカウンタ値が０D のため０
D ＋２D ＝２D に設定されることになる。
場合に、まず時刻Ｔ4 は信号Ｒ1 のＡ範囲にある。この
場合カウンタ回路６のカウンタ値は、制御回路５からの
設定制御信号ｃにより、Ｃ14、Ｃ24に示すように時刻Ｔ
R にてカウンタ値が所定の値（切り替え時点のカウンタ
値＋２）に設定される。この時に、カウンタ回路６のカ
ウント値は、切り替え時点のカウンタ値が０D のため０
D ＋２D ＝２D に設定されることになる。
【００３１】次に、時刻Ｔ4 で切戻しが起きた場合に
は、時刻Ｔ3 は信号Ｒ1 のＢ範囲にある。このとき、カ
ウンタ回路６のカウンタ値は、Ｃ13、Ｃ23に示すように
カウンタ値が単にカウントアップされる。この結果、時
刻Ｔ3 、Ｔ4 の“１”系から“０”系への切戻しでは、
Ｃ13、Ｃ14、Ｃ23、Ｃ24に示すように、時刻Ｔ3 以降で
はカウンタ値が０D が信号ＴＣ0 の矢印位置と全て一致
する。このため、切り替えによる位相ずれはＴW とな
る。
は、時刻Ｔ3 は信号Ｒ1 のＢ範囲にある。このとき、カ
ウンタ回路６のカウンタ値は、Ｃ13、Ｃ23に示すように
カウンタ値が単にカウントアップされる。この結果、時
刻Ｔ3 、Ｔ4 の“１”系から“０”系への切戻しでは、
Ｃ13、Ｃ14、Ｃ23、Ｃ24に示すように、時刻Ｔ3 以降で
はカウンタ値が０D が信号ＴＣ0 の矢印位置と全て一致
する。このため、切り替えによる位相ずれはＴW とな
る。
【００３２】このように、本実施例では、位相同期発振
回路の入力カウンタ回路６にカウンタ値を制御する制御
回路５を有し、切り替えのタイミングに応じて切り替え
時は、切り替え時点のカウンタ値＋０に、切戻し時には
切戻し時点のカウンタ値＋２に制御することにより、二
入力を切り替えて動作させる位相同期回路で切り替えに
よる位相ずれを拡大することなく最小限に押さえられ
る。
回路の入力カウンタ回路６にカウンタ値を制御する制御
回路５を有し、切り替えのタイミングに応じて切り替え
時は、切り替え時点のカウンタ値＋０に、切戻し時には
切戻し時点のカウンタ値＋２に制御することにより、二
入力を切り替えて動作させる位相同期回路で切り替えに
よる位相ずれを拡大することなく最小限に押さえられ
る。
【００３３】
【発明の効果】以上説明したように、本発明によれば、
位相同期発振回路の入力カウンタ回路にカウンタ値を制
御する制御回路を設け、切り換えタイミングに応じて切
り替え時に所定の値に、切り戻し時に他の所定の値に制
御することにより、二入力を切り替えて動作させる位相
同期回路でも切り替えによる位相ずれを拡大することな
く最小限に押さえられる効果がある。
位相同期発振回路の入力カウンタ回路にカウンタ値を制
御する制御回路を設け、切り換えタイミングに応じて切
り替え時に所定の値に、切り戻し時に他の所定の値に制
御することにより、二入力を切り替えて動作させる位相
同期回路でも切り替えによる位相ずれを拡大することな
く最小限に押さえられる効果がある。
【図１】本発明の位相同期回路の実施例を示すブロック
図である。
図である。
【図２】従来の位相同期回路を示すブロック図である。
【図３】本発明の実施例の作用を説明するためのフロー
チャートである。
チャートである。
【図４】従来の位相同期回路の動作を説明するためのフ
ローチャートである。
ローチャートである。
１〜３ 入力端子 ４ 選択回路 ５ 制御回路 ６ 四分周カウンタ回路 ７ 位相同期発振回路 ８ カウンタ回路 ９ 出力端子
Claims (1)
- 【請求項１】 二つの入力信号の内の一つを外部からの
選択信号に応じて選択する選択回路と、 この選択回路の出力信号をクロック入力とする第一のカ
ウンタ回路と、 前記外部の選択信号により前記二入力信号の切り換え時
に第一のカウンタ回路のカウンタ値を所定の値に設定す
るとともに、前記外部の選択信号により前記二入力信号
の切戻し時に所定の他の値に設定する制御回路と、 第一のカウンタ回路の出力信号と位相比較信号とを取り
込み、前記第一のカウンタからの出力信号に位相同期し
た信号を出力する位相同期発振回路と、 この位相同期発振回路の出力信号を分周して位相比較信
号を形成する第二のカウンタ回路とを備えたことを特徴
とする位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3347096A JPH05183430A (ja) | 1991-12-27 | 1991-12-27 | 位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3347096A JPH05183430A (ja) | 1991-12-27 | 1991-12-27 | 位相同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05183430A true JPH05183430A (ja) | 1993-07-23 |
Family
ID=18387885
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3347096A Pending JPH05183430A (ja) | 1991-12-27 | 1991-12-27 | 位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05183430A (ja) |
-
1991
- 1991-12-27 JP JP3347096A patent/JPH05183430A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0519892A (ja) | 可変クロツク分周回路 | |
| US5510742A (en) | Multiplexer receiving at its input a plurality of identical, but out of phase, signals | |
| WO2003061129A1 (fr) | Circuit generateur d'impulsions | |
| JP2001296937A (ja) | クロック生成方法およびクロック生成回路 | |
| JPH02271794A (ja) | クロック信号再発生回路網 | |
| JPH0292021A (ja) | ディジタルｐｌｌ回路 | |
| JP2635667B2 (ja) | 自動周波数制御回路 | |
| JPS5957530A (ja) | 位相同期回路 | |
| JPH05183430A (ja) | 位相同期回路 | |
| JP3305587B2 (ja) | ディジタル遅延制御クロック発生器及びこのクロック発生器を使用する遅延ロックループ | |
| JP3109550B2 (ja) | 位相同期発振器 | |
| JP2972590B2 (ja) | クロック切替回路 | |
| JP2000148281A (ja) | クロック選択回路 | |
| JPH07170584A (ja) | クロック切替回路 | |
| JPS6076812A (ja) | 位相同期回路 | |
| JPH0738398A (ja) | クロック切替回路 | |
| JPH05102952A (ja) | デイジタル伝送装置のクロツク切替回路 | |
| JPH01228325A (ja) | ディジタル位相周期ループ回路 | |
| JP2001094405A (ja) | 周波数切換回路 | |
| JP2000201068A (ja) | クロック同期回路およびプログラムを記憶した記憶媒体 | |
| JPH02174421A (ja) | Ｐｌｌ回路 | |
| JPS61208923A (ja) | デイジタルｐｌｌ回路 | |
| JPH04352517A (ja) | クロック作成回路 | |
| JP2003347932A (ja) | クロック切替回路 | |
| JPH08237123A (ja) | 位相同期回路 |