JPH05190778A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 電流増幅率の低下とコレクタ−エミッタ間の
耐圧の低下を防止できるＢｉ−ＣＭＯＳ構造を有する半
導体装置の製造方法を提供する。 【構成】 Ｂｉ−ＣＭＯＳ構造を有する半導体装置であ
って、ｐ型ベース層１４の上方には、窒化膜１が形成さ
れている。半導体基板の表面全面には、絶縁用酸化膜２
が形成されている。絶縁用酸化膜２と窒化膜１には、コ
ンタクトホール３，４，５，６，７が形成されている。
コンタクトホール４，５，６，７においては、半導体基
板の表面に凹部が形成されている。コンタクトホール
３，４，５，６，７には、電極８，９，１０，１１，１
２が各々形成されている。なお、絶縁用酸化膜２のエッ
チング時において、窒化膜１のエッチング速度は、絶縁
用酸化膜２のエッチング速度よりも遅いように選ばれて
いる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に同一基板内にバイポーラトランジスタと電界
効果トランジスタを有する半導体装置の製造方法に関す
るものである。

【０００２】

【従来の技術】近年、コンピュータなどの産業用機器の
性能の向上が著しい。この著しい性能向上に対応すべ
く、同一半導体基板上にバイポーラトランジスタとＣＭ
ＯＳ（Complementary Metal Oxide Semiconductor ）ト
ランジスタとを備えたＢｉ−ＣＭＯＳ構造が注目されて
いる。このＢｉ−ＣＭＯＳ構造はバイポーラトランジス
タの高速性とＣＭＯＳトランジスタの高集積・低消費電
力という特徴を併せ持つことが可能である。

【０００３】以下、従来のＢｉ−ＣＭＯＳ構造を有する
半導体装置の構成およびその製造方法について説明す
る。

【０００４】図３２は、従来のＢｉ−ＣＭＯＳ構造を有
する半導体装置の概略構成を示す断面図である。図３２
を参照して、Ｂｉ−ＣＭＯＳ構造を有する半導体装置
は、バイポーラトランジスタ領域５６０，ｐＭＯＳトラ
ンジスタ領域５７０，ｎＭＯＳトランジスタ領域５８０
および素子分離領域５９０から構成されている。

【０００５】まず、バイポーラトランジスタ領域５６０
において、ｐ^- 半導体基板５３２の表面上には、ｎ⁺ 埋
込層５３０が形成されている。このｎ⁺ 埋込層５３０の
表面上には、ｎ^- コレクタ層５２６とｎ⁺ コレクタ電極
取出層５１６が形成されている。このｎ^- コレクタ層５
２６の表面には、ｐ⁺ ベース電極取出層５１５が形成さ
れている。また、ｎ^- コレクタ層５２６の表面には、ｐ
型ベース層５１４が、ｐ⁺ ベース電極取出層５１５と接
するように形成されている。このｐ型ベース層５１４内
には、ｎ⁺ エミッタ層５１３が形成されている。

【０００６】次に、ｐＭＯＳトランジスタ領域５７０に
おいて、ｐ^- 半導体基板５３２の表面上には、ｎ⁺ 埋込
層５３０が形成されている。このｎ⁺ 埋込層５３０の表
面上には、ｎ^- ウェル５２８が形成されている。このｎ
^- ウェル５２８の表面には、ｐ⁺ 層５１７とｐ型層５１
８の２層構造からなるソースとドレイン領域が互いに一
定の距離を介して形成されている。このソースとドレイ
ンの各々のｐ型層５１８に跨がるように、ｎ^- ウェル５
２８の表面上には、ｐＭＯＳゲート酸化膜５２１ａが形
成されている。このｐＭＯＳゲート酸化膜５２１ａの表
面上には、ｐＭＯＳゲート５２２ａが形成されている。
また、ｐＭＯＳゲート酸化膜５２１ａの表面上であっ
て、ｐＭＯＳゲート５２２ａの両端には、酸化膜５２４
が形成されている。

【０００７】ｎＭＯＳトランジスタ領域５８０におい
て、ｐ^- 半導体基板５３２の表面上には、ｐ⁺ 埋込層５
３１が形成されている。このｐ⁺ 埋込層５３１の表面上
には、ｐ^- ウェル５２９が形成されている。このｐ^- ウ
ェル５２９の表面には、ｎ⁺ 層５１９とｎ型層５２０の
２層構造からなるソースとドレイン領域が互いに一定の
距離を介して形成されている。また、ｐ^- ウェル５２９
の表面上には、ソースとドレイン領域の各々のｎ型層５
２０を跨ぐように、ｎＭＯＳゲート酸化膜５２１ｂが形
成されている。このｎＭＯＳゲート酸化膜５２１ｂの表
面上には、ｎＭＯＳゲート５２２ｂが形成されている。
また、ｎＭＯＳゲート酸化膜５２１ｂの表面上であっ
て、ｎＭＯＳゲート５２２ｂの両端には、酸化膜５２４
が形成されている。

【０００８】素子分離領域５９０において、ｐ^- 半導体
基板５３２の表面上にはｐ⁺ 埋込層５３１が形成されて
いる。このｐ⁺ 埋込層５３１の表面上には、ｐ型分離層
５２７が形成されている。

【０００９】ｐＭＯＳトランジスタ領域５７０とｎＭＯ
Ｓトランジスタ領域５８０は隣接している。また、ｐＭ
ＯＳトランジスタ領域５７０とバイポーラトランジスタ
領域５６０は、素子分離領域５９０を介してそれぞれ構
成されている。このため、ｐ ⁺ 埋込層５３１は、バイポ
ーラトランジスタ領域５６０のｎ⁺ 埋込層５３０とｐＭ
ＯＳトランジスタ領域５７０のｎ⁺ 埋込層５３０の両方
と隣接している。また、ｐ型分離層５２７は、バイポー
ラトランジスタ５６０のｎ^- コレクタ層５２６とｐＭＯ
Ｓトランジスタ領域５７０のｎ^- ウェル５２８の両方と
隣接している。

【００１０】また、各トランジスタ領域を分離するた
め、半導体基板表面には、分離酸化膜５２５が形成され
ている。

【００１１】このように、各トランジスタ領域が形成さ
れた半導体基板の表面全面には、絶縁用酸化膜５０２が
形成されている。この絶縁用酸化膜５０２において、バ
イポーラトランジスタ領域５６０では、コンタクトホー
ル５０３，５０４，５０５が形成されている。このコン
タクトホール５０３，５０４，５０５からは、ｎ⁺ エミ
ッタ層５１３，ｐ⁺ ベース電極取出層５１５，ｎ⁺ コレ
クタ電極取出層５１６の一部表面をそれぞれ露出してい
る。このコンタクトホール５０３，５０４，５０５に
は、それぞれ電極５０８，５０９，５１０が形成されて
いる。この電極５０８，５０９，５１０はそれぞれ接触
する不純物領域と電気的に接続されている。また、絶縁
用酸化膜５０２には、ｐＭＯＳ領域５７０とｎＭＯＳ領
域５８０に、コンタクトホール５０６，５０７が形成さ
れている。このコンタクトホール５０６，５０７から
は、各ソース，ドレイン５１７，５１９の一部表面を露
出している。このコンタクトホール５０６，５０７に
は、各々電極５１１，５１２が形成されている。この電
極５１１，５１２は、接触する各不純物領域と電気的に
接続されている。

【００１２】上記のように、従来のＢｉ−ＣＭＯＳ構造
を有する半導体装置が構成されている。

【００１３】次に、従来のＢｉ−ＣＭＯＳ構造を有する
半導体装置の製造方法について説明する。

【００１４】図３３〜図４１は、従来のＢｉ−ＣＭＯＳ
構造を有する半導体装置の製造方法を工程順に示す断面
図である。

【００１５】まず、図３３を参照して、バイポーラトラ
ンジスタ領域５６０とｐＭＯＳトランジスタ領域５７０
において、ｐ^- 半導体基板５３２の表面上には、ｎ⁺ 埋
込層５３０が形成される。また、ｎＭＯＳトランジスタ
領域５８０と素子分離領域５９０において、ｐ^- 半導体
基板５３２の表面上には、ｐ⁺ 埋込層５３１が形成され
る。バイポーラトランジスタ領域５６０のｎ⁺ 埋込層５
３０の表面上に、ｎ^- コレクタ層５２６が形成される。
素子分離領域５９０のｐ⁺ 埋込層５３１の表面上に、ｐ
型分離層５２７が形成される。ｐＭＯＳトランジスタ領
域５７０のｎ⁺ 埋込層５３０の表面上に、ｎ^- ウェル５
２８が形成される。ｎＭＯＳトランジスタ領域５８０の
ｐ⁺ 埋込層５３１の表面上に、ｐ^- ウェル５２９が形成
される。ｎ^- コレクタ層５２６の表面には、ｎ⁺ コレク
タ電極取出層５１６が、下層のｎ ⁺ 埋込層５３０に通じ
るように形成される。選択酸化により、分離酸化膜５２
５がバイポーラトランジスタ領域５６０，ｐＭＯＳトラ
ンジスタ領域５７０およびｎＭＯＳトランジスタ領域５
８０等の各領域を分離するように半導体基板の表面に形
成されている。

【００１６】次に、図３４を参照して、各トランジスタ
領域の表面上に、酸化膜５２１が形成される。この酸化
膜５２１の表面上に、ポリシリコンなどが堆積される。
このポリシリコンなどをエッチングすることによって、
ｐＭＯＳゲート５２２ａとｎＭＯＳゲート５２２ｂが形
成される。ｎ^- コレクタ層５２６の表面には、酸化膜５
２１ごしにイオン注入などによって、ｐ型ベース層５１
４が形成される。ｎ^- ウェル５２８の表面には、イオン
注入などによって、ｐ型ソース・ドレイン５１８が形成
される。同様に、ｐ^- ウェル５２９の表面には、ｎ型ソ
ース・ドレイン５２０が形成される。

【００１７】図３５を参照して、半導体基板の表面全面
に、酸化膜５２４が形成される。図３６を参照して、酸
化膜５２４が異方性エッチングされる。この異方性エッ
チングにより、ｐＭＯＳゲート５２２ａの両端とｎＭＯ
Ｓゲート５２２ｂの両端に各々のサイドウォール５２４
が形成される。また、この異方性エッチングにより、各
ゲート５２２ａ，５２２ｂとサイドウォール５２４の下
以外の酸化膜５２１も同時にエッチング除去される。

【００１８】図３７を参照して、ｎ^- コレクタ層５２６
の表面には、イオン注入により、ｐ型ベース層５１４に
接するように、ｐ⁺ ベース電極取出層５１５が形成され
る。ｐＭＯＳトランジスタ領域には、ｐＭＯＳゲート５
２２ａおよびサイドウォール５２４をマスクとして、ｎ
^- ウエル５２８の表面にイオン注入によりｐ⁺ ソース・
ドレイン５１７が形成される。また、ｎＭＯＳトランジ
スタ領域には、ｐ^- ウェル５２９の表面に、ｎＭＯＳゲ
ート５２２ｂおよびサイドウォール５２４をマスクとし
てｎ⁺ ソース・ドレイン５１９が形成される。

【００１９】図３８を参照して、半導体基板の表面全面
に、リンおよびボロンを含有した酸化膜５０２が堆積さ
れる。この酸化膜５０２は、９００℃程度の酸素雰囲気
下でリフロー（平坦化）される。

【００２０】図３９を参照して、酸化膜５０２は、フォ
トレジスト５３７をマスクとして、ドライエッチングさ
れる。このドライエッチングにより、酸化膜５０２はエ
ッチング除去され、コンタクトホール５０３，５０４，
５０５，５０６および５０７が形成される。コンタクト
ホール５０３，５０４，５０５，５０６，５０７から
は、それぞれｐ型ベース層５１４，ｐ⁺ ベース電極取出
層５１５，ｎ⁺ エミッタ電極取出層５１６，ｐ⁺ ソース
・ドレイン５１７およびｎ⁺ ソース・ドレイン５１９の
一部表面が露出する。

【００２１】図４０を参照して、フォトレジスト５３７
が除去される。コンタクトホール５０３を介して、ｐ型
ベース層５１４にイオン注入により砒素などのｎ型不純
物が導入される。これにより、ｐ型ベース層５１４の表
面には、ｎ⁺ エミッタ層５１３が形成される。

【００２２】図４１を参照して、各コンタクトホール５
０３，５０４，５０５，５０６および５０７に、低抵抗
金属膜からなる電極５０８，５０９，５１０，５１１お
よび５１２が形成される。

【００２３】上記のように、従来のＢｉ−ＣＭＯＳ構造
を有する半導体装置が製造される。

【００２４】

【発明が解決しようとする課題】以上のような従来の半
導体装置の製造方法においては、サイドウォールを形成
する際、または酸化膜をリフローする際に、以下の問題
が生じる。

【００２５】まず、サイドウォールを形成する際の問題
点について説明する。図３６を参照して、サイドウォー
ル５２４を形成する際、異方性エッチングが施される。
この異方性エッチングにより、酸化膜５２４だけでなく
酸化膜５２１もエッチングされる。この酸化膜５２１の
オーバーエッチングにより、半導体基板の表面もエッチ
ングされる。半導体基板がエッチングされる際、半導体
基板の表面に、プラズマのイオンが衝突する。これによ
って、半導体基板の表面にある分子の結合に切断や歪み
が生じ、半導体基板の表面に結晶レベルのダメージが加
えられる。特に、バイポーラトランジスタ領域には、図
４０に示すようにサイドウォール形成後に、ｐ型ベース
層５１４の表面に自己整合的にｎ⁺ エミッタ層５１３が
形成される。すなわち、ｎ⁺ エミッタ層５１３は、半導
体基板表面に結晶レベルのダメージが導入された状態で
形成される。このような状態で形成されるため、半導体
基板の表面付近にあるｐ型ベース層５１４とｎ⁺ エミッ
タ層５１３のｐ−ｎ接合部に結晶レベルのダメージが存
在することになる。よって、このｐ−ｎ接合部に電圧が
印加された場合に、電流が流れやすくなり、理論値以上
の電流が流れてしまう。したがって、電流増幅率が低下
してしまうという問題点があった。

【００２６】次に、酸化膜をリフローする際の問題点に
ついて説明する。図４２は、酸化膜をリフローするとき
の酸化膜の動作を概略的に示す断面図である。図４２
（ａ）を参照して、高さの異なる２つの段差部Ａ，Ｂが
半導体基板上に形成されている。この段差部Ａ，Ｂが形
成された半導体基板上に、酸化膜６０２が堆積されてい
る。この状態で、段差部Ａの付近ａと段差部Ｂの付近ｂ
では、酸化膜６０２の厚みはｈ₀ で同じである。この酸
化膜６０２をリフローすると、酸化膜６０２は高い部分
から低い部分へ矢印ｍ，ｎに沿う方向へ流れ込む。この
ため、酸化膜６０２の表面段差が緩和されて、酸化膜は
平坦化される。しかし、図４２（ｂ）を参照して段差Ｂ
は段差Ａよりも高いため、リフロー完了時において段差
Ｂの付近ｂでは、段差Ａの付近ａに比較して酸化膜６０
２の膜厚が厚くなる。すなわち、段差Ｂの付近ｂにおけ
る膜厚ｈ_b は、段差Ａの付近ａにおける膜厚ｈ_a に比較
して厚くなる。このように、リフロー後の両段差付近で
の酸化膜厚の差によって、以下の問題が生じる。

【００２７】図３８を参照して、半導体基板の表面全面
上に形成された酸化膜５０２には、上層に形成されるＡ
ｌ配線層の断線防止のため、リフローが施される。しか
し、ＭＯＳ領域でのゲート酸化膜５２１ａ，５２１ｂと
ゲート５２２ａ，５２２ｂの厚みの和は、一般に４００
ｎｍ程度である。また、バイポーラ領域での分離酸化膜
５２５の半導体基板からの高さは約２００ｎｍ程度であ
る。このように、ＭＯＳトランジスタのソース・ドレイ
ン領域付近の段差（ゲートとゲート酸化膜）の高さと、
バイポーラトランジスタの不純物領域付近の段差（分離
酸化膜）の高さが異なる。このため、酸化膜５０２をリ
フローすると、図４２で述べたように、ＭＯＳトランジ
スタのソース・ドレイン領域上とバイポーラトランジス
タの不純物領域上との酸化膜５０２の厚みが異なってし
まう。すなわち、バイポーラトランジスタの不純物領域
上の酸化膜厚５０２はＭＯＳトランジスタのソース・ド
レイン領域上の酸化膜厚５０２よりも薄い状態となる。
この状態で、図３９に示すように、各不純物領域５１
４，５１５，５１６，５１７，５１９上にコンタクトホ
ールを形成するためのエッチングがなされる。しかし、
酸化膜厚が異なるため、コンタクトホール形成時におい
て、バイポーラトランジスタの不純物領域５１４，５１
５，５１６上のエッチングが完了した時点では、ＭＯＳ
トランジスタの不純物領域５１７，５１９上のエッチン
グが完了していない。また、ＭＯＳトランジスタのエッ
チングを完了させるため引続きエッチングを施すと、バ
イポーラトランジスタの不純物領域５１４，５１５，５
１６がオーバーエッチングされることになる。結果とし
て、バイポーラトランジスタの不純物領域５１４，５１
５，５１６では、コンタクトホール部において、半導体
基板の表面に窪みが形成される。このように、窪みが形
成された状態で、図４０に示すようにｎ⁺ エミッタ層５
１３が形成される。このｎ⁺ エミッタ層５１３は、半導
体基板の表面露出部から一般的に２００ｎｍの深さで形
成される。また、ｐ型ベース層は一般的に半導体基板か
ら３００ｎｍの深さで形成される。このため、窪みが深
く形成された場合、図４３に示されるように、ｎ⁺ エミ
ッタ層５１３の下に位置するｐ型ベース層５１４の厚み
が極めて薄くなるか、場合によってはまったくなくなっ
てしまう。このように、ｎ⁺ エミッタ層５１３の下のｐ
型ベース層５１４の厚みが極めて薄くなると、ｐ型ベー
ス層５１４全体に空乏層が分布してしまう。また、ｎ⁺
エミッタ層５１３の下のｐ型ベース層５１４の厚みが全
くなくなると、ｎ⁺ エミッタ層５１３はｎ^- コレクタ層
５２６に直接、接合されてしまう。したがって、半導体
基板の表面に窪みが深く形成された場合、コレクタ−エ
ミッタ間の耐圧が低下するという問題点があった。

【００２８】本発明は、上記のような問題点を解決する
ためになされたもので、電流増幅率の低下およびコレク
タ−エミッタ間の耐圧の低下を防止できるＢｉ−ＣＭＯ
Ｓ構造を有する半導体装置の製造方法を提供することを
目的とする。

【００２９】

【課題を解決するための手段】請求項１に記載の同一基
板内にバイポーラトランジスタと電界効果トランジスタ
を有する半導体装置の製造方法によれば、まず半導体基
板の主表面に、その主表面から第１の深さを有する第１
の不純物領域が形成される。半導体基板の主表面に、そ
の主表面から第１の深さよりも浅い第２の深さを有する
第２の不純物領域が形成される。少なくとも第２の不純
物領域を覆うように第１の絶縁膜が形成される。第１の
絶縁膜と半導体基板の主表面の上に第２の絶縁膜が形成
される。第２の絶縁膜をエッチングするとき、第１の絶
縁膜のエッチング速度が第２の絶縁膜のエッチング速度
よりも小さくなるように、第１の絶縁膜と第２の絶縁膜
の材料がそれぞれ選ばれている。第２の絶縁膜をエッチ
ングにより選択的に除去することによって、第１の不純
物領域の表面に達する第１の穴が形成される。第２の絶
縁膜をエッチングにより選択的に除去することによっ
て、第１の絶縁膜の表面に達する第２の穴が形成され
る。少なくとも第２の穴から露出する第１の絶縁膜を選
択的に除去することによって、第２の穴を通じて第２の
不純物領域の表面に達する第３の穴が形成される。第１
の穴と第２と第３の穴を通じて、第１と第２の不純物領
域のそれぞれに接触するように配線層が形成される。

【００３０】請求項２に記載の同一基板内にバイポーラ
トランジスタと電界効果トランジスタを有する半導体装
置の製造方法によれば、まず半導体基板の主表面に第１
の不純物領域が形成される。半導体基板の主表面に第１
導電型の第２の不純物領域が形成される。少なくとも第
２の不純物領域を覆うように、第１の絶縁膜が形成され
る。第１の絶縁膜と半導体基板の主表面の上に第２の絶
縁膜が形成される。第２の絶縁膜をエッチングすると
き、第１の絶縁膜のエッチング速度が第２の絶縁膜のエ
ッチング速度よりも小さくなるように、第１の絶縁膜と
第２の絶縁膜の材料がそれぞれ選ばれている。第２の絶
縁膜をエッチングにより除去することによって、第１の
不純物領域の表面が露出させられる。第１の絶縁膜をエ
ッチングにより選択的に除去することにより、第２の不
純物領域の表面が露出させられる。露出した第２の不純
物領域の表面に、第２導電型の第３の不純物領域が形成
される。

【００３１】

【作用】請求項１に記載の半導体装置の製造方法によれ
ば、半導体基板上に形成された絶縁膜がエッチングによ
り選択的に除去されて、第１の不純物領域に達する穴と
第２の不純物領域に達する穴が形成される。このとき、
少なくとも第２の不純物領域を覆うように、半導体基板
上に第１の絶縁膜が形成されている。また、第２の絶縁
膜をエッチングするとき、第１の絶縁膜のエッチング速
度が第２の絶縁膜のエッチング速度よりも小さくなるよ
うにその材料が選ばれている。よって、絶縁膜を選択的
にエッチングして穴を形成する場合、第１の絶縁膜によ
って覆われている領域では、この第１の絶縁膜によって
第２の絶縁膜のエッチングの進行が阻まれる。少なくと
も第２の不純物領域は第１の絶縁膜によって覆われてい
るため、第２の絶縁膜のエッチングの際に、第２の不純
物領域の表面が露出することはない。したがって、第１
の不純物領域の表面に達する第１の穴が形成された時点
で、第２の不純物領域の表面がオーバーエッチングされ
ることはない。次に、第１の絶縁膜の表面に達する第２
の穴が形成された後、第２の穴を介して第２の絶縁膜が
エッチング除去される。このエッチング除去に際して
は、第２の絶縁膜の厚み分だけ除去することが可能であ
るため、第２の不純物領域の表面がオーバーエッチング
されることはない。このように、第２の絶縁膜をエッチ
ングする際および第１の絶縁膜をエッチングする際にお
いて、第２の不純物領域の表面がオーバーエッチングさ
れない。

【００３２】上記のように、第２の不純物領域の表面が
オーバーエッチングされることなく、第２の不純物領域
の一部表面を露出させることができる。このため、第２
の不純物領域の基板表面には、オーバーエッチングによ
る窪みが形成されない。この窪みが形成された場合、第
２の不純物領域は、半導体基板の主表面から浅く形成さ
れているため、窪みの下側に残る第２の不純物領域の厚
みが極めて薄くなるかまたは完全になくなる。しかし、
窪みが形成されないため、第２の不純物領域の厚みが極
めて薄くなったり、なくなることによる弊害、たとえば
トランジスタの耐圧の低下などを取除くことができる。

【００３３】請求項２に記載の半導体装置の製造方法に
よれば、半導体基板の主表面が露出するように第２の絶
縁膜がエッチング除去される。このとき、少なくとも第
２の不純物領域を覆うように、半導体基板の上に第１の
絶縁膜が形成されている。また、この第１の絶縁膜は第
２の絶縁膜をエッチングするとき、第１の絶縁膜のエッ
チング速度が第２の絶縁膜のエッチング速度よりも小さ
くなるように、その材料が選ばれている。よって、第２
の絶縁膜をエッチング除去する際、少なくとも第２の不
純物領域上のエッチングの進行は第１の絶縁膜によって
阻まれる。このため、第２の絶縁膜のエッチングの際
に、半導体基板の表面がオーバーエッチングされること
はない。すなわち、第２の不純物領域における基板表面
が分子結合手の切断などのダメージを受けることはな
い。また、第２の絶縁膜をエッチングにより選択的に除
去する場合も、第２の絶縁膜の厚み分だけ除去可能であ
るため、第２の不純物領域の基板表面はダメージを受け
ることはない。したがって、露出した第１導電型の第２
の不純物領域の表面に第２導電型の第３の不純物領域を
形成しても、第２の不純物領域と第３の不純物領域の接
合面にダメージがないため、電流増幅率の低下などの弊
害を防止することができる。

【００３４】

【実施例】図１は、本発明の第１の実施例による製造方
法で得られたＢｉ−ＣＭＯＳ構造を有する半導体装置の
構成を概略的に示す断面図である。図１を参照して、Ｂ
ｉ−ＣＭＯＳ構造を有する半導体装置は、バイポーラト
ランジスタ領域６０，ｐＭＯＳトランジスタ領域７０，
ｎＭＯＳトランジスタ領域８０および素子分離領域９０
から構成されている。

【００３５】まず、バイポーラトランジスタ領域６０に
ついて、ｐ^- 半導体基板３２の表面上には、ｎ⁺ 埋込層
３０が形成されている。このｎ⁺ 埋込層３０の表面上に
は、ｎ^- コレクタ層２６が形成されている。このｎ^- コ
レクタ層２６の表面から下層のｎ⁺ 埋込層３０に達する
まで、ｎ⁺ コレクタ電極取出層１６が形成されている。
また、ｎ^- コレクタ層２６の表面には、ｐ⁺ ベース電極
取出層１５が形成されている。このｐ⁺ ベース電極取出
層１５に接するように、ｐ型ベース層１４が、ｎ^- コレ
クタ層２６の表面に形成されている。ｐ型ベース層１４
の領域内には、ｎ⁺ エミッタ層１３が形成されている。
ｎ^- コレクタ層２６の表面であって、ｐ型ベース層１４
とｎ⁺ コレクタ電極取出層１６の間には分離酸化膜２５
が形成されている。

【００３６】次に、ｐＭＯＳトランジスタ領域７０にお
いて、ｐ^- 半導体基板３２の表面上には、ｎ⁺ 埋込層３
０が形成されている。このｎ⁺ 埋込層３０の表面上に
は、ｎ ^- ウェル２８が形成されている。このｎ^- ウェル
２８の表面には、ｐ型層１８，ｐ⁺ 層１７の２層構造か
らなるソースとドレインが形成されている。ｐ型ソース
とドレイン１８を跨ぐように、ｎ^- ウェル２８の表面上
には、ゲート酸化膜２１ａが形成されている。このゲー
ト酸化膜２１ａの表面上には、ｐＭＯＳゲート２２ａが
形成されている。また、ｐＭＯＳゲート酸化膜２１ａの
表面上であって、ｐＭＯＳゲート２２ａの両端には、酸
化膜２３と酸化膜２４からなるサイドウォールが形成さ
れている。

【００３７】ｎＭＯＳトランジスタ領域８０において、
ｐ^- 半導体基板３２の表面上にはｐ ⁺ 埋込層３１が形成
されている。このｐ⁺ 埋込層３１の表面上には、ｐ^- ウ
ェル２９が形成されている。このｐ^- ウェル２９の表面
には、ｎ⁺ 層１９，ｎ型層２０の２層構造からなるソー
スとドレインがそれぞれ形成されている。ｎ型ソース２
０とｎ型ドレイン２０を跨ぐように、ｐ^- ウェル２９の
表面上にはｎＭＯＳゲート酸化膜２１ｂが形成されてい
る。このｎＭＯＳゲート酸化膜２１ｂの表面上には、ｎ
ＭＯＳゲート２２ｂが形成されている。また、ｎＭＯＳ
ゲート酸化膜２１ｂの表面上であって、ｎＭＯＳゲート
２２ｂの両端には、酸化膜２３，２４からなるサイドウ
ォールが形成されている。

【００３８】素子分離領域９０において、ｐ^- 半導体基
板３２の表面上にはｐ⁺ 埋込層３１が形成されている。
このｐ⁺ 埋込層３１の表面上には、ｐ型分離層２７が形
成されている。

【００３９】この素子分離領域９０は、バイポーラトラ
ンジスタ領域６０とｐＭＯＳトランジスタ領域７０の間
にある。そのため、素子分離領域９０のｐ⁺ 埋込層３１
は、バイポーラトランジスタ領域のｎ⁺ 埋込層３０およ
びｐＭＯＳトランジスタ領域７０のｎ⁺ 埋込層３０と隣
あっている。また、素子分離領域９０のｐ型分離層２７
は、バイポーラトランジスタ領域６０のｎ^- コレクタ層
２６とｐＭＯＳトランジスタ領域７０のｎ^- ウェル２８
と隣あっている。ｐＭＯＳトランジスタ領域７０は、ｎ
ＭＯＳトランジスタ領域８０と隣接している。このた
め、ｐＭＯＳトランジスタ領域７０のｎ⁺ 埋込層３０
は、ｎＭＯＳトランジスタ領域８０のｐ⁺ 埋込層３１と
隣あっている。また、ｐＭＯＳトランジスタ領域７０の
ｎ^- ウェル２８は、ｎＭＯＳトランジスタ領域８０のｐ
^- ウェル２９と隣あっている。

【００４０】また、半導体基板表面上には、各トランジ
スタ領域を電気的に分離するために、分離酸化膜２５が
形成されている。バイポーラトランジスタ領域６０のｎ
⁺ エミッタ層１３とｐ型ベース層１４の上には、酸化膜
２１ｃが形成されている。この酸化膜２１ｃの表面上に
は、酸化膜２３が形成されている。この酸化膜２３の表
面上には、窒化膜１が形成されている。半導体基板全面
上には、リンおよびボロンを含有した絶縁用酸化膜２が
形成されている。バイポーラトランジスタ領域６０にお
いて、この絶縁用酸化膜２には、コンタクトホール３，
４，５が形成されている。このコンタクトホール３，
４，５からは、ｎ⁺ エミッタ層１３，ｐ⁺ ベース電極取
出層１５およびｎ⁺ コレクタ電極取出層１６の一部表面
が露出している。特に、コンタクトホール４と５では、
ｐ⁺ ベース電極取出層１５とｎ⁺ コレクタ電極取出層１
６の一部露出部分がくぼんでいる。ｐＭＯＳトランジス
タ領域７０およびｎＭＯＳトランジスタ領域８０におい
て、絶縁用酸化膜２には、各々ソース・ドレインの一部
表面が露出するようにコンタクトホール６，７が形成さ
れている。このソース・ドレインのコンタクトホール
６，７から露出している表面はくぼんでいる。これらの
コンタクトホール３，４，５，６，７には、それぞれ低
抵抗金属膜よりなる電極８，９，１０，１１，１２が形
成されている。この電極８，９，１０，１１，１２は、
それぞれ接触する領域と電気的に接続されている。

【００４１】次に、本発明の第１の実施例によるＢｉ−
ＣＭＯＳ構造を有する半導体装置の製造方法について説
明する。

【００４２】図２〜図１０は、本発明の第１の実施例に
よるＢｉ−ＣＭＯＳ構造を有する半導体装置の製造方法
を工程順に示す断面図である。

【００４３】まず、図２を参照して、従来の半導体装置
の各領域と対応する部分については、それぞれ対応する
番号を付している。ｐ^- 半導体基板３２の表面上であっ
て、バイポーラトランジスタ領域６０とｐＭＯＳトラン
ジスタ領域７０には、ｎ⁺ 埋込層３０が形成される。ま
た、ｐ^- 半導体基板３２の表面上であって、ｎＭＯＳト
ランジスタ領域８０と素子分離領域９０には、ｐ⁺ 埋込
層３１が形成される。バイポーラトランジスタ領域６０
のｎ⁺ 埋込層３０の表面上には、ｎ^- コレクタ層２６が
形成される。ｐＭＯＳトランジスタ領域７０のｎ⁺ 埋込
層３０の表面上には、ｎ^- ウェル２８が形成される。ｎ
ＭＯＳトランジスタ領域８０のｐ⁺ 埋込層３１の表面上
には、ｐ^- ウェル２９が形成される。また、素子分離領
域９０のｐ⁺ 埋込層３１の表面上には、ｐ型分離層２７
が形成される。これら各トランジスタを分離するため
に、選択酸化によって分離酸化膜２５が半導体基板の表
面に形成される。半導体基板の表面全面に、酸化膜２１
が堆積される。ｐＭＯＳトランジスタ領域７０とｎＭＯ
Ｓトランジスタ領域８０には、この酸化膜２１の表面上
に、ポリシリコンからなるｐＭＯＳゲート２２ａとｎＭ
ＯＳゲート２２ｂが形成される。また、ｐＭＯＳトラン
ジスタ領域７０のｎ^- ウェル２８の表面には、ｐ型ソー
ス・ドレイン１８が形成される。ｎＭＯＳトランジスタ
領域８０のｐ^- ウェル２９の表面には、ｎ型ソース・ド
レイン２０が形成される。バイポーラトランジスタ領域
６０のｎ^- コレクタ層２６の表面には、ｐ型ベース層１
４が形成される。また、ｎ^- コレクタ層２６の表面から
下層のｎ⁺ 埋込層３０に至るまで、ｎ^- コレクタ層２６
の一部にｎ⁺ コレクタ電極取出層１６が形成される。半
導体基板の全表面に、酸化膜２３が形成される。この酸
化膜２３の表面全面に、窒化膜１が堆積される。この窒
化膜１の表面上であって、ｐ型ベース層１４の上方に、
フォトレジスト３５が形成される。このフォトレジスト
３５をマスクとして、窒化膜１がエッチング除去され
る。このエッチングにより、窒化膜１はｐ型ベース層１
４の上方のみ残される。このとき、酸化膜２３は、エッ
チングストッパの役割をなす。

【００４４】図３を参照して、フォトレジスト３５を除
去した後、半導体基板の全表面上に、酸化膜２４が形成
される。

【００４５】図４を参照して、酸化膜２１，２３および
酸化膜２４が異方性エッチングされる。この異方性エッ
チングにより、ＭＯＳトランジスタのゲート２２ａ，２
２ｂの側壁に、酸化膜２３と酸化膜２４からなるサイド
ウォールが形成される。また、酸化膜２１はＭＯＳゲー
ト酸化膜２１ａ，２１ｂになる。また、この異方性エッ
チングの際に、窒化膜１がエッチングストッパの役割を
なすため、ｐ型ベース層１４の表面上には、酸化膜２１
ｃと酸化膜２３および窒化膜１が残される。

【００４６】図５を参照して、バイポーラトランジスタ
領域では、ｐ型ベース層１４の表面上にある酸化膜２１
ｃ，２３と窒化膜１の３層の膜をマスクとして、ｐ型不
純物がイオン注入される。このイオン注入により、ｎ^-
コレクタ層２６の表面には、ｐ型ベース層１４に接する
ようにｐ⁺ ベース電極取出層１５が形成される。また、
ｐＭＯＳトランジスタ領域では、分離酸化膜２５，ゲー
ト２２ａおよびサイドウォール２３，２４をマスクとし
てｐ型不純物がイオン注入される。このイオン注入によ
り、ｎ^- ウェル２８の表面には、ｐ⁺ ソース・ドレイン
１７がｐ型ソース・ドレイン１８に接するように形成さ
れる。さらに、ｎＭＯＳトランジスタ領域では、分離酸
化膜２５，ｎＭＯＳゲート２２ｂおよびサイドウォール
２３，２４をマスクとしてｎ型不純物がイオン注入され
る。このイオン注入により、ｐ^- ウェル２９の表面に
は、ｎ⁺ ソース・ドレイン１９が、ｎ型ソース・ドレイ
ン領域に接するように形成される。

【００４７】図６を参照して、半導体基板の表面全面に
は、リンおよびボロンを含んだ絶縁用酸化膜２が形成さ
れる。この絶縁用酸化膜２は９００℃程度の酸素雰囲気
でリフローされる。

【００４８】図７を参照して、絶縁用酸化膜２は、フォ
トレジスト３７をマスクとしてドライエッチングされ
る。このドライエッチングにより、バイポーラトランジ
スタ領域では、絶縁用酸化膜２にコンタクトホール３
ａ，４ａ，５ａが形成される。このコンタクトホール３
ａからは、ｐ型ベース層１４の上方にある窒化膜１の一
部表面が露出する。コンタクトホール４ａからは、ｐ⁺
ベース電極取出層１５の一部表面が露出する。コンタク
トホール５ａからは、ｎ⁺ コレクタ電極取出層１６の一
部表面が露出する。また、ｐＭＯＳトランジスタ領域で
は、コンタクトホール６ａが形成される。このコンタク
トホール６ａからは、ｐ⁺ ソース・ドレイン１７のそれ
ぞれの一部表面が露出する。さらに、ｎＭＯＳトランジ
スタ領域では、絶縁用酸化膜２にコンタクトホール７ａ
が形成される。このコンタクトホール７ａからは、ｎ⁺
ソース・ドレインの一部表面がそれぞれ露出する。この
絶縁用酸化膜２のエッチング時において、半導体基板お
よび窒化膜１のエッチング速度は、絶縁用酸化膜２のエ
ッチング速度より遅い。このため、絶縁用酸化膜２のエ
ッチングに対して半導体基板および窒化膜１はほとんど
エッチングされない。

【００４９】図８を参照して、フォトレジスト３７をマ
スクとしたままで、窒化膜１がエッチング除去される。
この窒化膜１のエッチング時において、半導体基板のエ
ッチング速度は、窒化膜１のエッチング速度と近い値で
ある。このため、窒化膜１のエッチング除去と同時に半
導体基板もエッチング除去される。この半導体基板のエ
ッチングにより、その表面に窪みが形成される。

【００５０】図９を参照して、フォトレジスト３７をマ
スクとしたままで、酸化膜２１ｃ，２３をエッチング除
去する。この酸化膜２１ｃ，２３のエッチング除去によ
り、コンタクトホール３が形成される。このコンタクト
ホール３からは、ｐ型ベース層１４の一部表面が露出す
る。この酸化膜２１ｃ，２３のエッチング時において、
半導体基板のエッチング速度は、酸化膜２１ｃ，２３の
エッチング速度よりも遅い。このため、半導体基板はほ
とんどエッチングされない。

【００５１】図１０を参照して、フォトレジスト３７が
除去される。この後、コンタクトホール３を介して、ｐ
型ベース層１４の領域内に、ｎ型不純物がイオン注入さ
れる。このイオン注入により、ｐ型ベース層１４の表面
にｎ⁺ エミッタ層１３が形成される。

【００５２】図１１を参照して、各コンタクトホール
３，４，５，６，７に低抵抗金属膜よりなる電極８，
９，１０，１１，１２が形成される。

【００５３】上記のように本発明の第１の実施例による
Ｂｉ−ＣＭＯＳ構造を有する半導体装置は製造される。

【００５４】以下、本発明の第２の実施例について説明
する。図１２は本発明の第２の実施例による製造方法で
得られたＢｉ−ＣＭＯＳ構造を有する半導体装置の概略
構成を示す断面図である。図１２を参照して、Ｂｉ−Ｃ
ＭＯＳ構造を有する半導体装置は、バイポーラトランジ
スタ領域１６０，ｐＭＯＳトランジスタ領域１７０，ｎ
ＭＯＳトランジスタ領域１８０および素子分離領域１９
０から構成されている。バイポーラトランジスタ領域１
６０において、ｐ^- 半導体基板３２の表面上には、ｎ⁺
埋込層３０が形成されている。このｎ⁺ 埋込層３０の表
面上にはｎ^- コレクタ層２６が形成されている。このｎ
^- コレクタ層２６の表面から下層のｎ⁺ 埋込層３０ま
で、ｎ^- コレクタ層２６の一部に、ｎ⁺ コレクタ電極取
出層１６が形成されている。また、ｎ^- コレクタ層２６
の表面には、ｐ⁺ ベース電極取出層１５が形成されてい
る。また、ｎ^- コレクタ層２６の表面には、このｐ⁺ ベ
ース電極取出層１５に接するようにｐ型ベース層１４が
形成されている。このｐ型ベース層１４の領域内には、
ｎ⁺ エミッタ層１３が形成されている。

【００５５】次に、ｐＭＯＳトランジスタ領域１７０に
おいて、ｐ^- 半導体基板３２の表面上には、ｎ⁺ 埋込層
３０が形成されている。このｎ⁺ 埋込層３０の表面上に
は、ｎ^- ウェル２８が形成されている。このｎ^- ウェル
２８の表面には、ｐ⁺ 層１７，ｐ型層１８の２層構造か
らなるソースとドレインがそれぞれ形成されている。こ
のソースとドレインを跨ぐように、半導体基板の表面上
には、ｐＭＯＳゲート酸化膜１２１が形成されている。
このｐＭＯＳゲート酸化膜１２１の表面上には、ｐＭＯ
Ｓゲート２２ａが形成されている。

【００５６】ｎＭＯＳトランジスタ領域１８０におい
て、ｐ^- 半導体基板３２の表面上には、ｐ⁺ 埋込層３１
が形成されている。このｐ⁺ 埋込層３１の表面上には、
ｐ^- ウェル２９が形成されている。このｐ^- ウェル２９
の表面には、ｎ⁺ 層１９，ｎ型層２０の２層構造からな
るソースとドレインがそれぞれ形成されている。このソ
ースとドレインを跨ぐように、半導体基板の表面上に
は、ｎＭＯＳゲート酸化膜１２１が形成されている。こ
のｎＭＯＳゲート酸化膜１２１の表面上には、ｎＭＯＳ
ゲート２２ｂが形成されている。

【００５７】素子分離領域１９０において、ｐ^- 半導体
基板３２の表面上には、ｐ⁺ 埋込層３１が形成されてい
る。このｐ⁺ 埋込層３１の表面上には、ｐ型分離層２７
が形成されている。

【００５８】バイポーラトランジスタ領域１６０とｐＭ
ＯＳトランジスタ領域１７０の間には、素子分離領域１
９０がある。このため、素子分離領域１９０のｐ⁺ 埋込
層３１は、バイポーラトランジスタ領域１６０のｎ⁺ 埋
込層３０とｐＭＯＳトランジスタ領域１７０のｎ⁺ 埋込
層３０に隣接している。また、素子分離領域１９０のｐ
型分離層２７は、バイポーラトランジスタ領域１６０の
ｎ^- コレクタ層２６とｐＭＯＳトランジスタ領域１７０
のｎ^- ウェル２８と隣接している。このｐＭＯＳトラン
ジスタ領域１７０は、ｎＭＯＳトランジスタ領域１８０
と隣接している。このため、ｎＭＯＳトランジスタ領域
１７０のｎ⁺ 埋込層３０は、ｎＭＯＳトランジスタ１８
０のｐ⁺ 埋込層３１と隣接している。また、ｐＭＯＳト
ランジスタ領域１７０のｎ^- ウェル２８は、ｎＭＯＳト
ランジスタ領域１８０のｐ^- ウェル２９と隣接してい
る。また、各トランジスタ領域を分離するため、半導体
基板表面には、分離酸化膜２５が形成されている。

【００５９】このように各トランジスタ領域が形成され
た半導体基板の表面全面には、酸化膜１２１が形成され
ている。また、この酸化膜１２１と分離酸化膜２５の表
面全面に、酸化膜１２３が形成されている。この酸化膜
１２３の表面上であって、ｐ型ベース層１４の上方に
は、窒化膜１０１が形成されている。また、ｐＭＯＳト
ランジスタ領域１７０において、酸化膜１２３に覆われ
たｐＭＯＳゲート２２ａの両端には、窒化膜１０１ａが
サイドウォールとして形成されている。同様に、ｎＭＯ
Ｓトランジスタ領域１８０において、酸化膜１２３で覆
われたｎＭＯＳゲート２２ｂの両端には、窒化膜１０１
ｂがサイドウォールとして形成されている。この半導体
基板の表面全面に、リンおよびボロンを含んだ酸化膜２
が形成されている。バイポーラトランジスタ領域１６０
において、この酸化膜２には、コンタクトホール１０
３，１０４，１０５が形成されている。コンタクトホー
ル１０３からは、ｎ⁺ エミッタ層１３の一部表面が露出
している。コンタクトホール１０４からは、ｐ⁺ ベース
電極取出層１５の一部表面が露出している。また、この
コンタクトホール１０４において、ｐ⁺ ベース電極取出
層の表面には窪みが形成されている。コンタクトホール
１０５からは、ｎ⁺ コレクタ電極取出層１６の一部表面
が露出している。また、コンタクトホール１０５におい
て、ｎ⁺ コレクタ電極取出層の表面には窪みが形成され
ている。ｐＭＯＳトランジスタ領域１７０とｎＭＯＳト
ランジスタ領域１８０においては、絶縁膜２に、コンタ
クトホール１０６とコンタクトホール１０７がそれぞれ
形成されている。コンタクトホール１０６からは、ｐ⁺
ソース・ドレイン１７の一部表面が露出している。ま
た、コンタクトホール１０６において、ｐ⁺ ソース・ド
レイン１７の表面には窪みが形成されている。同様に、
コンタクトホール１０７からは、ｎ⁺ ソース・ドレイン
１７の一部表面が露出している。また、コンタクトホー
ル１０７において、ｎ⁺ ソース・ドレインの表面には窪
みが形成されている。これらのコンタクトホール１０
３，１０４，１０５，１０６，１０７には、低抵抗金属
膜からなる電極８，９，１０，１１，１２が形成されて
いる。

【００６０】次に、本発明の第２の実施例によるＢｉ−
ＣＭＯＳ構造を有する半導体装置の製造方法について説
明する。

【００６１】図１３〜図２１は、本発明の第２の実施例
によるＢｉ−ＣＭＯＳ構造を有する半導体装置の製造方
法を工程順に示す断面図である。

【００６２】まず、図１３を参照して、バイポーラトラ
ンジスタ領域１６０とｐＭＯＳトランジスタ領域１７０
において、ｐ^- 半導体基板３２の表面上には、ｎ⁺ 埋込
層３０が形成される。ｎＭＯＳトランジスタ領域１８０
と素子分離領域１９０において、ｐ^- 半導体基板３２の
表面上には、ｐ⁺ 埋込層３１が形成される。バイポーラ
トランジスタ領域１６０のｎ⁺ 埋込層３０の表面上に
は、ｎ^- コレクタ層２６が形成される。ｐＭＯＳトラン
ジスタ１７０のｎ⁺ 埋込層３０の表面上には、ｎ ^- ウェ
ル２８が形成される。ｎＭＯＳトランジスタ領域１８０
のｐ⁺ 埋込層３１の表面上には、ｐ^- ウェル２９が形成
される。素子分離領域１９０のｐ⁺ 埋込層３１の表面上
には、ｐ型分離層２７が形成される。各トランジスタ領
域を電気的に分離するため、分離酸化膜２５が半導体基
板の表面に形成される。ｎ^- コレクタ層２６の表面から
下層のｎ⁺ 埋込層３０にかけて、ｎ^- コレクタ層２６の
一部には、ｎ⁺ コレクタ電極取出層１６が形成される。
半導体基板の表面全面には、酸化膜１２１が形成され
る。この酸化膜１２１の表面全面にポリシリコン層が形
成される。このポリシリコン層がエッチングされて、ｐ
ＭＯＳトランジスタ領域１７０とｎＭＯＳトランジスタ
領域１８０に、それぞれｐＭＯＳゲート２２ａとｎＭＯ
Ｓゲート２２ｂが形成される。ｎ^- コレクタ層２６の表
面には、ｐ型不純物がイオン注入される。このイオン注
入により、ｎ^- コレクタ層２６の表面には、ｐ型ベース
層１４が形成される。また、ｎ^- ウェル２８の表面に
は、ｐ型ソースとドレイン１８が形成される。ｐ^- ウェ
ル２９の表面には、ｎ型ソースとドレイン２０が形成さ
れる。半導体基板の表面全面には、酸化膜１２３が形成
される。この酸化膜１２３の表面全面には、窒化膜１０
１が形成される。この窒化膜１０１には、ｐ型ベース層
１４の上方にのみフォトレジスト３５がマスクとしてか
ぶせられ、異方性エッチングが施される。この異方性エ
ッチングにより、ｐ型ベース層１４の上方に窒化膜１０
１が残される。また、酸化膜１２３に覆われたゲート２
２ａ，２２ｂの両端にも窒化膜１０１ａ，１０１ｂがサ
イドウォールとして残される。

【００６３】図１４を参照して、フォトレジスト３５が
除かれる。バイポーラトランジスタ領域において、分離
酸化膜２５と窒化膜１０１をマスクとして、ｐ型不純物
がイオン注入される。このイオン注入により、ｎ^- コレ
クタ層２６の表面には、ｐ型ベース層１４に接するよう
にｐ⁺ ベース電極取出層１５が形成される。また、ｐＭ
ＯＳトランジスタ領域において、分離酸化膜２５とサイ
ドウォールをマスクとしてｐ型不純物がイオン注入され
る。このイオン注入により、ｎ^- ウェル２８の表面に
は、ｐ型ソース・ドレイン１８に接するようにそれぞれ
ｐ⁺ ソース・ドレイン１７が形成される。ｎＭＯＳトラ
ンジスタ領域においても同様、分離酸化膜２５とｎＭＯ
Ｓゲート２２ｂとサイドウォール１０１ｂをマスクとし
て、ｎ型不純物がイオン注入される。このイオン注入に
より、ｐ^- ウェル２９の表面には、ｎ型ソース・ドレイ
ン２０に接するようにｎ⁺ ソース・ドレイン１９が形成
される。

【００６４】図１５を参照して、半導体基板の表面全面
に、リンおよびボロンを含有した絶縁用酸化膜２が形成
される。この絶縁用酸化膜２は、９００℃程度の酸素雰
囲気でリフローされる。

【００６５】図１６を参照して、絶縁用酸化膜２は、フ
ォトレジスト３７をマスクとしてドライエッチングされ
る。このドライエッチングにより、絶縁用酸化膜２にコ
ンタクトホール１０３ａ，１０４ａ，１０５ａ，１０６
ａ，１０７ａが形成される。このドライエッチング時に
おいて、窒化膜１０１のエッチング速度は、絶縁用酸化
膜２のエッチング速度よりも遅い。このため、窒化膜１
０１はエッチングされにくく、エッチングストッパとし
ての役割をなす。よって、コンタクトホール１０３ａか
らは、窒化膜１０１の一部表面が露出する。コンタクト
ホール１０４ａからは、ｐ⁺ ベース層１５の一部表面が
露出する。コンタクトホール１０５ａからは、ｎ⁺ コレ
クタ電極取出層１６の一部表面が露出する。また、ＭＯ
Ｓトランジスタ領域において、コンタクトホール１０６
ａからは、ｐ⁺ ソース・ドレイン１７の一部表面が露出
する。コンタクトホール１０７ａからは、ｎ⁺ ソース・
ドレイン１９の一部表面が露出する。このエッチング時
において、半導体基板のエッチング速度は、絶縁用酸化
膜２のエッチング速度より遅い。このため、半導体基板
表面はほとんどエッチングされない。

【００６６】図１７を参照して、フォトレジスト３７を
マスクとしたままで、窒化膜１０１がエッチング除去さ
れる。この窒化膜１０１のエッチング時において、半導
体基板のエッチング速度は窒化膜１０１のエッチング速
度と近い値である。このため、窒化膜１０１のエッチン
グ量とほぼ同じ程度のエッチングが半導体基板に施され
る。よって、エミッタ領域以外のコンタクトホール部に
おいて、半導体基板の表面に窪みが形成される。

【００６７】図１８を参照して、フォトレジスト３７を
マスクとしたままで、酸化膜１２３と酸化膜１２１がエ
ッチング除去される。このエッチング時において、半導
体基板のエッチング速度は、酸化膜１２３，１２１のエ
ッチング速度よりも遅い。このため、コンタクトホール
から露出している部分の半導体基板はほとんどエッチン
グされない。このエッチングにより、コンタクトホール
１０３からはｐ型ベース層１４の一部表面が露出する。

【００６８】図１９を参照して、フォトレジスト３７が
除去される。コンタクトホール１０３を介して、ｐ型ベ
ース層１４の表面にはｎ型不純物がイオン注入される。
これにより、ｐ型ベース層１４の表面には、ｎ⁺ エミッ
タ層１３が形成される。

【００６９】図２０を参照して、各コンタクトホール１
０３，１０４，１０５，１０６，１０７に、各々低抵抗
金属膜からなる電極８，９，１０，１１，１２が形成さ
れる。

【００７０】上記のように、本発明の第２の実施例によ
るＢｉ−ＣＭＯＳ構造を有する半導体装置は製造され
る。

【００７１】以下、本発明の第３の実施例によるＢｉ−
ＣＭＯＳ構造を有する半導体装置について説明する。

【００７２】図２１は、本発明の第３の実施例による製
造方法で得られたＢｉ−ＣＭＯＳ構造を有する半導体装
置の概略構成を示す断面図である。図２１を参照して、
Ｂｉ−ＣＭＯＳ構造を有する半導体装置は、バイポーラ
トランジスタ領域２６０，ｐＭＯＳトランジスタ領域２
７０，ｎＭＯＳトランジスタ領域２８０および素子分離
領域２９０から構成されている。

【００７３】バイポーラトランジスタ領域２６０におい
て、ｐ^- 半導体基板３２の表面上には、ｎ⁺ 埋込層３０
が形成されている。このｎ⁺ 埋込層３０の表面上には、
ｎ^- コレクタ層２６が形成されている。このｎ^- コレク
タ層２６の表面から下層のｎ ⁺ 埋込層３０に至るまで、
ｎ^- コレクタ層の一部に、ｎ⁺ コレクタ電極取出層１６
が形成されている。また、ｎ^- コレクタ層２６の表面に
は、ｐ⁺ ベース電極取出層１５が形成されている。この
ｐ⁺ ベース電極取出層１５に接するように、ｎ ^- コレク
タ層２６の表面には、ｐ型ベース層１４が形成されてい
る。このｐ型ベース層１４の領域内には、ｎ⁺ エミッタ
層１３が形成されている。

【００７４】ｐＭＯＳトランジスタ領域２７０におい
て、ｐ^- 半導体基板３２の表面上には、ｎ⁺ 埋込層３０
が形成されている。このｎ⁺ 埋込層３０の表面上にはｎ
^- ウェル２８が形成されている。このｎ^- ウェル２８の
表面には、ｐ⁺ 層１７，ｐ型層１８の２層構造からなる
ソースとドレインがそれぞれ形成されている。このソー
スとドレインを跨ぐように、ｎ^- ウェル２８の表面上に
は、ｐＭＯＳゲート酸化膜２２１が形成されている。こ
のｐＭＯＳゲート酸化膜２２１の表面上には、ｐＭＯＳ
ゲート２２ａが形成されている。

【００７５】ｎＭＯＳトランジスタ領域２８０におい
て、ｐ^- 半導体基板３２の表面上には、ｐ⁺ 埋込層３１
が形成されている。このｐ⁺ 埋込層３１の表面上には、
ｐ^- ウェル２９が形成されている。このｐ^- ウェル２９
の表面には、ｎ⁺ 層１９，ｎ型層２０の２層構造からな
るソースとドレインがそれぞれ構成されている。このソ
ースとドレイン領域を跨ぐように、ｐ^- ウェル２９の表
面上には、ｎＭＯＳゲート酸化膜２２１が形成されてい
る。このｎＭＯＳゲート酸化膜２２１の表面上には、ｎ
ＭＯＳゲート２２ｂが形成されている。

【００７６】素子分離領域２９０においては、ｐ^- 半導
体基板の表面上には、ｐ⁺ 埋込層３１が形成されてい
る。このｐ⁺ 埋込層３１の表面上には、ｐ型分離層２７
が形成されている。

【００７７】バイポーラトランジスタ領域２６０とｐＭ
ＯＳトランジスタ領域２７０の間には、素子分離領域２
９０がある。このため、素子分離領域２９０のｐ⁺ 埋込
層３１は、バイポーラトランジスタ領域２６０とｐＭＯ
Ｓトランジスタ領域２７０のｎ⁺ 埋込層とそれぞれ隣接
している。また、素子分離領域２９０のｐ型分離層２７
は、バイポーラトランジスタ領域２６０のｎ^- コレクタ
層２６およびｐＭＯＳトランジスタ領域２７０のｎ^- ウ
ェル２８とそれぞれ隣接している。また、ｐＭＯＳトラ
ンジスタ領域２７０はｎＭＯＳトランジスタ領域２８０
と隣接している。このため、ｐＭＯＳトランジスタ領域
２７０のｎ⁺ 埋込層３０は、ｎＭＯＳトランジスタ領域
２８０のｐ⁺ 埋込層３１と隣接している。また、ｐＭＯ
Ｓトランジスタ領域２７０のｎ^- ウェル２８は、ｎＭＯ
Ｓトランジスタ領域２８０のｐ^- ウェル２９と隣接して
いる。各トランジスタ領域を電気的に分離するため、各
トランジスタ領域間には分離酸化膜２５が半導体基板の
表面に形成されている。

【００７８】半導体基板の表面全面には、酸化膜２２３
が形成されている。この酸化膜２２３の表面全面には、
窒化膜２０１が形成されている。ＭＯＳトランジスタ領
域２７０，２８０の酸化膜２２３と窒化膜２０１によっ
て覆われたゲート２２ａ，２２ｂには、その両端にそれ
ぞれサイドウォールとして酸化膜２２４が形成されてい
る。半導体基板の表面全面には、絶縁用酸化膜２が形成
されている。半導体基板の表面上に堆積された酸化膜２
２１，２２３，窒化膜２０１および絶縁用酸化膜２に
は、コンタクトホール２０３，２０４，２０５，２０
６，２０７が形成されている。コンタクトホール２０３
からは、ｎ⁺ エミッタ層１３の一部表面が露出してい
る。コンタクトホール２０４からは、ｐ⁺ ベース電極取
出層１５の一部表面が露出している。コンタクトホール
２０５からは、ｎ⁺ コレクタ電極取出層１６の一部表面
が露出している。コンタクトホール２０６からは、ｐ⁺
ソース・ドレイン１７の一部表面が露出している。コン
タクトホール２０７からは、ｎ⁺ ソース・ドレイン１９
の一部表面が露出している。これらのコンタクトホール
には、低抵抗金属膜からなる電極２０８，２０９，２１
０，２１１，２１２が形成されている。これらの電極は
各々接触する領域と電気的に接続されている。

【００７９】次に、本発明の第３の実施例によるＢｉ−
ＣＭＯＳ構造を有する半導体装置の製造方法について以
下に説明する。

【００８０】図２２〜図３１は、本発明の第３の実施例
によるＢｉ−ＣＭＯＳ構造を有する半導体装置の製造方
法を工程順に示す断面図である。

【００８１】まず図２２を参照して、バイポーラトラン
ジスタ領域２６０とｐＭＯＳトランジスタ領域２７０に
おいて、ｐ^- 半導体基板３２の表面上には、ｎ⁺ 埋込層
３０が形成される。ｎＭＯＳトランジスタ領域２８０と
素子分離領域２９０において、ｐ^- 半導体基板３２の表
面上には、ｐ⁺ 埋込層３１が形成される。バイポーラト
ランジスタ領域２６０のｎ⁺ 埋込層３０の表面上には、
ｎ^- コレクタ層２６が形成される。ｐＭＯＳトランジス
タ領域２７０のｎ⁺ 埋込層３０の表面上には、ｎ^- ウェ
ル２８が形成される。ｎＭＯＳトランジスタ領域２８０
のｐ⁺ 埋込層３１の表面上には、ｐ^- ウェル２９が形成
される。素子分離領域２９０のｐ⁺ 埋込層３１の表面上
には、ｐ型分離層２７が形成される。各トランジスタを
電気的に分離するため、半導体基板の表面には分離酸化
膜２５が形成される。ｎ^- コレクタ層２６の表面から下
層のｎ⁺ 埋込層３０に至るように、ｎ^- コレクタ層２６
の一部には、ｎ⁺ コレクタ電極取出層１６が形成され
る。ｎ^- コレクタ層２６の表面には、イオン注入によ
り、ｐ型ベース層１４が形成される。ｎ^- ウェル２８の
表面には、ｐ型ソース・ドレイン１８が形成される。ｐ
^- ウェル２９の表面には、イオン注入により、ｎ型ソー
ス・ドレイン２０が形成される。半導体基板の表面全面
には、酸化膜２２１が形成される。ＭＯＳトランジスタ
領域において、この酸化膜２２１の表面上に、ポリシリ
コン等からなるゲート２２ａ，２２ｂが形成される。半
導体基板の表面全面に酸化膜２２３が形成される。この
酸化膜２２３の表面全面に窒化膜２０１が形成される。

【００８２】図２３を参照して、窒化膜２０１の表面全
面に酸化膜２２４が形成される。図２４を参照して、酸
化膜２２４が異方性エッチングされる。エッチングによ
り、酸化膜２２３と窒化膜２０１によって覆われたゲー
ト２２ａ，２２ｂの両端には、サイドウォール２２４が
形成される。この酸化膜２２４のエッチング時におい
て、窒化膜２０１のエッチング速度は酸化膜２２４のエ
ッチング速度に比べて遅い。このため、窒化膜２０１は
ほとんどエッチングされない。

【００８３】図２５を参照して、ｎ^- コレクタ層２６の
表面には、ｐ型不純物がイオン注入される。このイオン
注入により、ｐ型ベース層１４に接するようにｐ⁺ ベー
ス電極取出層１５が形成される。また、ｎ^- ウェル２８
の表面にも、ｐ型不純物がイオン注入される。このイオ
ン注入により、ｐ型ソース・ドレイン１８に接するよう
にｐ⁺ ソース・ドレイン１７が形成される。ｐ^- ウェル
２９の表面には、ｎ型不純物がイオン注入される。この
イオン注入により、ｎ型ソース・ドレイン２０に接する
ようにｎ⁺ ソース・ドレイン１９が形成される。

【００８４】図２６を参照して、半導体基板の表面全面
に絶縁用酸化膜２が形成される。この絶縁用酸化膜２
は、９００℃程度の酸素雰囲気でリフローされる。

【００８５】図２７を参照して、絶縁用酸化膜２は、フ
ォトレジスト３７をマスクとしてドライエッチングされ
る。この酸化膜２のドライエッチング時において、窒化
膜２０１のエッチング速度は、絶縁用酸化膜２のエッチ
ング速度よりも遅い。このため、窒化膜２０１はほとん
どエッチングされず、エッチングストッパーの役割をな
す。このエッチングによって、コンタクトホール２０３
ａ，２０４ａ，２０５ａ，２０６ａ，２０７ａが形成さ
れる。コンタクトホール２０３ａはｐ型ベース層１４の
上方に形成されている。コンタクトホール２０４ａは、
ｐ⁺ ベース電極取出層１５の上方に形成されている。コ
ンタクトホール２０５ａは、ｎ⁺ コレクタ電極取出層１
６の上方に形成されている。コンタクトホール２０６
ａ，２０７ａは、それぞれソース・ドレイン領域の上方
に形成されている。これらのコンタクトホール２０３
ａ，２０４ａ，２０５ａ，２０６ａ，２０７ａからは、
各々窒化膜２０１の一部表面が露出している。

【００８６】図２８を参照して、フォトレジスト３７を
マスクとしたままで、窒化膜２０１がエッチング除去さ
れる。この窒化膜２０１のエッチング時において、酸化
膜２２３のエッチング速度は、窒化膜２０１のエッチン
グ速度よりも遅い。このため、酸化膜２２３はほとんど
エッチングされずエッチングストッパの役割をなす。こ
のエッチングにより、コンタクトホールは各々深く形成
される。各コンタクトホール２０３ｂ，２０４ｂ，２０
５ｂ，２０６ｂ，２０７ｂからは、酸化膜２２３の一部
表面が露出している。

【００８７】図２９を参照して、フォトレジスト３７を
マスクとしたままで、酸化膜２２３，２２１がエッチン
グ除去される。この酸化膜２２３，２２１のエッチング
時において、半導体基板のエッチング速度は、酸化膜２
２３，２２１のエッチング速度よりも遅い。このため、
半導体基板はほとんどエッチングされない。このエッチ
ングにより、コンタクトホールはさらに深く形成され
る。このようにして形成されたコンタクトホール２０
３，２０４，２０５，２０６，２０７からは、半導体基
板の一部表面が露出している。

【００８８】図３０を参照して、フォトレジスト３７が
除去される。ｐ型ベース層１４にコンタクトホール２０
３を介して、ｎ型不純物がイオン注入される。このイオ
ン注入により、ｐ型ベース層１４の表面には、ｎ⁺ エミ
ッタ層１３が形成される。

【００８９】図３１を参照して、コンタクトホール２０
３，２０４，２０５，２０６，２０７には、低抵抗金属
膜からなる電極２０８，２０９，２１０，２１１，２１
２が形成される。これらの電極２０８，２０９，２１
０，２１１，２１２はそれぞれ接触する領域と電気的に
接続される。

【００９０】上記のように本発明の第３の実施例による
Ｂｉ−ＣＭＯＳ構造を有する半導体装置は製造される。

【００９１】各トランジスタの微細化を考慮した場合、
各コンタクトホールの底面積が縮小される。このため、
電極と基板の接触面積が小さくなる。結果としてコンタ
クト抵抗が上昇し、単位時間あたりに流れる電流の量が
少なくなる。したがって、動作時の速度が低下するなど
の性能の劣化という問題点があった。しかしながら、上
記に示した本発明の第１の実施例と第２の実施例では、
ｐ型ベース層１４の上方に窒化膜１，１０１が形成され
る。この窒化膜１，１０１のエッチング速度は、半導体
基板のエッチング速度とほぼ同じ値である。このため、
図８，図１７に示すように、窒化膜１，１０１をエッチ
ングするときに、半導体基板の表面も同時にエッチング
される。このエッチングによって、図１，図１２に示す
ように、上方が窒化膜１，１０１によって覆われていな
い不純物領域では、コンタクトホールから露出している
基板表面に窪みが形成される。また、このコンタクトホ
ールには電極が形成される。すなわち、この窪みを介し
て、各不純物領域は電極と電気的に接続される。電極と
半導体基板の接触部の面積は、基板表面が平らであるよ
りも窪んでいた方が広くなる。このように、電極との接
触部に窪みが形成されることにより、電極との接触面積
が広くなる。このため、本発明の第１と第２の実施例で
は、各トランジスタの微細化によるコンタクト抵抗の上
昇を防止することが可能であり、性能が劣化することも
ない。

【００９２】上記に示した本発明の第３の実施例では、
図２２に示すように、半導体基板の表面全面を覆うよう
に窒化膜２０１が形成される。酸化膜２，２０４のエッ
チング時において、この窒化膜２０１のエッチング速度
は、酸化膜２，２２４のエッチング速度よりも遅い。こ
のため、図２３，図２４に示すように、サイドウォール
形成時の酸化膜２２４のエッチングの際、窒化膜２０１
はエッチングストッパーとなる。よって、サイドウォー
ル形成時に、半導体基板の表面がダメージをうけること
を防止できる。また、窒化膜２０１は酸化しにくい。こ
のため、図２６に示すように、酸化膜２のリフローの
際、窒化膜２０１より上層から拡散してきた酸素が窒化
膜２０１よりも下層へ拡散するのを防止することができ
る。

【００９３】なお、窒化膜２０１は、酸化膜２，２０４
のエッチング時においてそのエッチング速度が酸化膜
２，２０４のエッチング速度よりも遅く、また、酸化の
速度が遅いものであればよい。

【００９４】半導体基板と窒化膜をエッチングしやす
く、かつ酸化膜をエッチングしがたいエッチングガスと
して、ＣＨＦ₃ とＯ₂ の混合ガス等がある。また、酸化
膜をエッチングしやすく、かつ半導体基板と窒化膜をエ
ッチングしがたいエッチングガスには、ＣＦ₄ とＯ₂ の
混合ガス等がある。

【００９５】

【発明の効果】請求項１に記載の半導体装置の製造方法
によれば、半導体基板上に形成された絶縁膜がエッチン
グにより選択的に除去されて、第１の不純物領域に達す
る穴と第２の不純物領域に達する穴が形成される。この
とき、少なくとも第２の不純物領域を覆うように、半導
体基板上に第１の絶縁膜が形成されている。また、この
第１の絶縁膜については、第２の絶縁膜をエッチングす
るとき、第１の絶縁膜のエッチング速度が第２の絶縁膜
のエッチング速度よりも小さくなるようにその材料が選
ばれている。このため、絶縁膜を選択的にエッチングし
て穴を形成する際に、第２の不純物領域の表面がオーバ
ーエッチングされることはない。したがって第２の不純
物領域の厚みが、オーバーエッチングによって極めて薄
くなったり，なくなったりすることがなく、これによる
弊害が生じることはない。

【００９６】請求項２に記載の半導体装置の製造方法に
よれば、半導体基板の主表面が露出するように第２の絶
縁膜がエッチング除去される。このとき、少なくとも第
２の不純物領域を覆うように半導体基板の上に第１の絶
縁膜が形成されている。また、この第１の絶縁膜は第２
の絶縁膜をエッチングするとき、第１の絶縁膜のエッチ
ング速度が第２の絶縁膜のエッチング速度よりも小さく
なるようにその材料が選ばれている。このため、第２の
絶縁膜のエッチングの際に、第２の不純物領域の基板表
面が分子結合子の切断などのダメージを受けることはな
い。したがって、露出した第１導電型の第２の不純物領
域の表面に第２導電型の第３の不純物領域を形成して
も、第２の不純物領域と第３の不純物領域の接合面にダ
メージがないため、電流増幅率の低下などの弊害を防止
することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例による半導体装置の構成
を概略的に示す断面図である。

【図２】本発明の第１の実施例による半導体装置の製造
方法の第１工程を示す断面図である。

【図３】本発明の第１の実施例による半導体装置の製造
方法の第２工程を示す断面図である。

【図４】本発明の第１の実施例による半導体装置の製造
方法の第３工程を示す断面図である。

【図５】本発明の第１の実施例による半導体装置の製造
方法の第４工程を示す断面図である。

【図６】本発明の第１の実施例による半導体装置の製造
方法の第５工程を示す断面図である。

【図７】本発明の第１の実施例による半導体装置の製造
方法の第６工程を示す断面図である。

【図８】本発明の第１の実施例による半導体装置の製造
方法の第７工程を示す断面図である。

【図９】本発明の第１の実施例による半導体装置の製造
方法の第８工程を示す断面図である。

【図１０】本発明の第１の実施例による半導体装置の製
造方法の第９工程を示す断面図である。

【図１１】本発明の第１の実施例による半導体装置の製
造方法の第１０工程を示す断面図である。

【図１２】本発明の第２の実施例による半導体装置の構
成を概略的に示す断面図である。

【図１３】本発明の第２の実施例による半導体装置の製
造方法の第１工程を示す断面図である。

【図１４】本発明の第２の実施例による半導体装置の製
造方法の第２工程を示す断面図である。

【図１５】本発明の第２の実施例による半導体装置の製
造方法の第３工程を示す断面図である。

【図１６】本発明の第２の実施例による半導体装置の製
造方法の第４工程を示す断面図である。

【図１７】本発明の第２の実施例による半導体装置の製
造方法の第５工程を示す断面図である。

【図１８】本発明の第２の実施例による半導体装置の製
造方法の第６工程を示す断面図である。

【図１９】本発明の第２の実施例による半導体装置の製
造方法の第７工程を示す断面図である。

【図２０】本発明の第２の実施例による半導体装置の製
造方法の第８工程を示す断面図である。

【図２１】本発明の第３の実施例による半導体装置の構
成を概略的に示す断面図である。

【図２２】本発明の第３の実施例による半導体装置の製
造方法の第１工程を示す断面図である。

【図２３】本発明の第３の実施例による半導体装置の製
造方法の第２工程を示す断面図である。

【図２４】本発明の第３の実施例による半導体装置の製
造方法の第３工程を示す断面図である。

【図２５】本発明の第３の実施例による半導体装置の製
造方法の第４工程を示す断面図である。

【図２６】本発明の第３の実施例による半導体装置の製
造方法の第５工程を示す断面図である。

【図２７】本発明の第３の実施例による半導体装置の製
造方法の第６工程を示す断面図である。

【図２８】本発明の第３の実施例による半導体装置の製
造方法の第７工程を示す断面図である。

【図２９】本発明の第３の実施例による半導体装置の製
造方法の第８工程を示す断面図である。

【図３０】本発明の第３の実施例による半導体装置の製
造方法の第９工程を示す断面図である。

【図３１】本発明の第３の実施例による半導体装置の製
造方法の第１０工程を示す断面図である。

【図３２】従来の半導体装置の構成を概略的に示す断面
図である。

【図３３】従来の半導体装置の製造方法の第１工程を示
す断面図である。

【図３４】従来の半導体装置の製造方法の第２工程を示
す断面図である。

【図３５】従来の半導体装置の製造方法の第３工程を示
す断面図である。

【図３６】従来の半導体装置の製造方法の第４工程を示
す断面図である。

【図３７】従来の半導体装置の製造方法の第５工程を示
す断面図である。

【図３８】従来の半導体装置の製造方法の第６工程を示
す断面図である。

【図３９】従来の半導体装置の製造方法の第７工程を示
す断面図である。

【図４０】従来の半導体装置の製造方法の第８工程を示
す断面図である。

【図４１】従来の半導体装置の製造方法の第９工程を示
す断面図である。

【図４２】リフロー時の酸化膜の動作を概略的に示す断
面図である。

【図４３】リフロー時に生じる弊害を概略的に示す半導
体装置の断面図である。

【符号の説明】

１ 窒化膜 ２ 絶縁用酸化膜 ３，４，５，６，７ コンタクトホール ８，９，１０，１１，１２ 電極 １３ ｎ⁺ エミッタ層 １４ ｐ型ベース層 １５ ｐ⁺ ベース電極取出層 １６ ｎ⁺ コレクタ電極取出層 １７ ｐ⁺ ソース・ドレイン １８ ｐ型ソース・ドレイン １９ ｎ⁺ ソース・ドレイン ２０ ｎ型ソース・ドレイン ２３，２４ 酸化膜

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成４年９月２１日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】００２０

【補正方法】変更

【補正内容】

【００２０】図３９を参照して、酸化膜５０２は、フォ
トレジスト５３７をマスクとして、ドライエッチングさ
れる。このドライエッチングにより、酸化膜５０２はエ
ッチング除去され、コンタクトホール５０３，５０４，
５０５，５０６および５０７が形成される。コンタクト
ホール５０３，５０４，５０５，５０６，５０７から
は、それぞれｐ型ベース層５１４，ｐ⁺ ベース電極取出
層５１５，ｎ ⁺ コレクタ電極取出層５１６，ｐ⁺ ソース
・ドレイン５１７およびｎ⁺ ソース・ドレイン５１９の
一部表面が露出する。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００３１

【補正方法】変更

【補正内容】

【００３１】

【作用】請求項１に記載の半導体装置の製造方法によれ
ば、半導体基板上に形成された絶縁膜がエッチングによ
り選択的に除去されて、第１の不純物領域に達する穴と
第２の不純物領域に達する穴が形成される。このとき、
少なくとも第２の不純物領域を覆うように、半導体基板
上に第１の絶縁膜が形成されている。また、第２の絶縁
膜をエッチングするとき、第１の絶縁膜のエッチング速
度が第２の絶縁膜のエッチング速度よりも小さくなるよ
うにその材料が選ばれている。よって、絶縁膜を選択的
にエッチングして穴を形成する場合、第１の絶縁膜によ
って覆われている領域では、この第１の絶縁膜によって
第２の絶縁膜のエッチングの進行が阻まれる。少なくと
も第２の不純物領域は第１の絶縁膜によって覆われてい
るため、第２の絶縁膜のエッチングの際に、第２の不純
物領域の表面が露出することはない。したがって、第１
の不純物領域の表面に達する第１の穴が形成された時点
で、第２の不純物領域の表面がオーバーエッチングされ
ることはない。次に、第１の絶縁膜の表面に達する第２
の穴が形成された後、第２の穴を介して第１の絶縁膜が
エッチング除去される。このエッチング除去に際して
は、第１の絶縁膜の厚み分だけ除去することが可能であ
るため、第２の不純物領域の表面がオーバーエッチング
されることはない。このように、第２の絶縁膜をエッチ
ングする際および第１の絶縁膜をエッチングする際にお
いて、第２の不純物領域の表面がオーバーエッチングさ
れない。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】００３３

【補正方法】変更

【補正内容】

【００３３】請求項２に記載の半導体装置の製造方法に
よれば、半導体基板の主表面が露出するように第２の絶
縁膜がエッチング除去される。このとき、少なくとも第
２の不純物領域を覆うように、半導体基板の上に第１の
絶縁膜が形成されている。また、この第１の絶縁膜は第
２の絶縁膜をエッチングするとき、第１の絶縁膜のエッ
チング速度が第２の絶縁膜のエッチング速度よりも小さ
くなるように、その材料が選ばれている。よって、第２
の絶縁膜をエッチング除去する際、少なくとも第２の不
純物領域上のエッチングの進行は第１の絶縁膜によって
阻まれる。このため、第２の絶縁膜のエッチングの際
に、半導体基板の表面がオーバーエッチングされること
はない。すなわち、第２の不純物領域における基板表面
が分子結合手の切断などのダメージを受けることはな
い。また、第１の絶縁膜をエッチングにより選択的に除
去する場合も、第１の絶縁膜の厚み分だけ除去可能であ
るため、第２の不純物領域の基板表面はダメージを受け
ることはない。したがって、露出した第１導電型の第２
の不純物領域の表面に第２導電型の第３の不純物領域を
形成しても、第２の不純物領域と第３の不純物領域の接
合面にダメージがないため、電流増幅率の低下などの弊
害を防止することができる。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】００４３

【補正方法】変更

【補正内容】

【００４３】まず、図２を参照して、従来の半導体装置
の各領域と対応する部分については、それぞれ対応する
番号を付している。ｐ^- 半導体基板３２の表面上であっ
て、バイポーラトランジスタ領域６０とｐＭＯＳトラン
ジスタ領域７０には、ｎ⁺ 埋込層３０が形成される。ま
た、ｐ^- 半導体基板３２の表面上であって、ｎＭＯＳト
ランジスタ領域８０と素子分離領域９０には、ｐ⁺ 埋込
層３１が形成される。バイポーラトランジスタ領域６０
のｎ⁺ 埋込層３０の表面上には、ｎ^- コレクタ層２６が
形成される。ｐＭＯＳトランジスタ領域７０のｎ⁺ 埋込
層３０の表面上には、ｎ^- ウェル２８が形成される。ｎ
ＭＯＳトランジスタ領域８０のｐ⁺ 埋込層３１の表面上
には、ｐ^- ウェル２９が形成される。また、素子分離領
域９０のｐ⁺ 埋込層３１の表面上には、ｐ型分離層２７
が形成される。これら各トランジスタを分離するため
に、選択酸化によって分離酸化膜２５が半導体基板の表
面に形成される。各素子領域の半導体基板表面に、熱酸
化により酸化膜２１が形成される。ｐＭＯＳトランジス
タ領域７０とｎＭＯＳトランジスタ領域８０には、この
酸化膜２１の表面上に、ポリシリコンからなるｐＭＯＳ
ゲート２２ａとｎＭＯＳゲート２２ｂが形成される。ま
た、ｐＭＯＳトランジスタ領域７０のｎ^- ウェル２８の
表面には、ｐ型ソース・ドレイン１８が形成される。ｎ
ＭＯＳトランジスタ領域８０のｐ^- ウェル２９の表面に
は、ｎ型ソース・ドレイン２０が形成される。バイポー
ラトランジスタ領域６０のｎ^- コレクタ層２６の表面に
は、ｐ型ベース層１４が形成される。また、ｎ^- コレク
タ層２６の表面から下層のｎ⁺ 埋込層３０に至るまで、
ｎ^- コレクタ層２６の一部にｎ⁺ コレクタ電極取出層１
６が形成される。半導体基板の全表面に、酸化膜２３が
形成される。この酸化膜２３の表面全面に、窒化膜１が
堆積される。この窒化膜１の表面上であって、ｐ型ベー
ス層１４の上方に、フォトレジスト３５が形成される。
このフォトレジスト３５をマスクとして、窒化膜１がエ
ッチング除去される。このエッチングにより、窒化膜１
はｐ型ベース層１４の上方のみ残される。このとき、酸
化膜２３は、エッチングストッパの役割をなす。

【手続補正５】

【補正対象書類名】明細書

【補正対象項目名】００５９

【補正方法】変更

【補正内容】

【００５９】このように各トランジスタ領域が形成され
た半導体基板の表面全面には、酸化膜１２１が形成され
ている。また、この酸化膜１２１と分離酸化膜２５の表
面全面に、酸化膜１２３が形成されている。この酸化膜
１２３の表面上であって、ｐ型ベース層１４の上方に
は、窒化膜１０１が形成されている。また、ｐＭＯＳト
ランジスタ領域１７０において、酸化膜１２３に覆われ
たｐＭＯＳゲート２２ａの両端には、窒化膜１０１ａが
サイドウォールとして形成されている。同様に、ｎＭＯ
Ｓトランジスタ領域１８０において、酸化膜１２３で覆
われたｎＭＯＳゲート２２ｂの両端には、窒化膜１０１
ｂがサイドウォールとして形成されている。この半導体
基板の表面全面に、リンおよびボロンを含んだ酸化膜２
が形成されている。バイポーラトランジスタ領域１６０
において、この酸化膜２には、コンタクトホール１０
３，１０４，１０５が形成されている。コンタクトホー
ル１０３からは、ｎ⁺ エミッタ層１３の一部表面が露出
している。コンタクトホール１０４からは、ｐ⁺ ベース
電極取出層１５の一部表面が露出している。また、この
コンタクトホール１０４において、ｐ⁺ ベース電極取出
層の表面には窪みが形成されている。コンタクトホール
１０５からは、ｎ⁺ コレクタ電極取出層１６の一部表面
が露出している。また、コンタクトホール１０５におい
て、ｎ⁺ コレクタ電極取出層の表面には窪みが形成され
ている。ｐＭＯＳトランジスタ領域１７０とｎＭＯＳト
ランジスタ領域１８０においては、絶縁膜２に、コンタ
クトホール１０６とコンタクトホール１０７がそれぞれ
形成されている。コンタクトホール１０６からは、ｐ⁺
ソース・ドレイン１７の一部表面が露出している。ま
た、コンタクトホール１０６において、ｐ⁺ ソース・ド
レイン１７の表面には窪みが形成されている。同様に、
コンタクトホール１０７からは、ｎ⁺ ソース・ドレイン
１９の一部表面が露出している。また、コンタクトホー
ル１０７において、ｎ⁺ ソース・ドレイン１９の表面に
は窪みが形成されている。これらのコンタクトホール１
０３，１０４，１０５，１０６，１０７には、低抵抗金
属膜からなる電極８，９，１０，１１，１２が形成され
ている。

【手続補正６】

【補正対象書類名】明細書

【補正対象項目名】００６３

【補正方法】変更

【補正内容】

【００６３】図１４を参照して、フォトレジスト３５が
除かれる。バイポーラトランジスタ領域において、分離
酸化膜２５と窒化膜１０１をマスクとして、ｐ型不純物
がイオン注入される。このイオン注入により、ｎ^- コレ
クタ層２６の表面には、ｐ型ベース層１４に接するよう
にｐ⁺ ベース電極取出層１５が形成される。また、ｐＭ
ＯＳトランジスタ領域において、分離酸化膜２５とｐＭ
ＯＳゲート２２ａとサイドウォール１０１ａをマスクと
してｐ型不純物がイオン注入される。このイオン注入に
より、ｎ^- ウェル２８の表面には、ｐ型ソース・ドレイ
ン１８に接するようにそれぞれｐ⁺ ソース・ドレイン１
７が形成される。ｎＭＯＳトランジスタ領域においても
同様、分離酸化膜２５とｎＭＯＳゲート２２ｂとサイド
ウォール１０１ｂをマスクとして、ｎ型不純物がイオン
注入される。このイオン注入により、ｐ^- ウェル２９の
表面には、ｎ型ソース・ドレイン２０に接するようにｎ
⁺ ソース・ドレイン１９が形成される。

【手続補正７】

【補正対象書類名】明細書

【補正対象項目名】００７８

【補正方法】変更

【補正内容】

【００７８】半導体基板の表面全面には、酸化膜２２３
が形成されている。この酸化膜２２３の表面全面には、
窒化膜２０１が形成されている。ＭＯＳトランジスタ領
域２７０，２８０の酸化膜２２３と窒化膜２０１によっ
て覆われたゲート２２ａ，２２ｂには、その両端にそれ
ぞれサイドウォールとして酸化膜２２４が形成されてい
る。半導体基板の表面全面には、絶縁用酸化膜２が形成
されている。半導体基板の表面上に形成された酸化膜２
２１，２２３，窒化膜２０１および絶縁用酸化膜２に
は、コンタクトホール２０３，２０４，２０５，２０
６，２０７が形成されている。コンタクトホール２０３
からは、ｎ⁺ エミッタ層１３の一部表面が露出してい
る。コンタクトホール２０４からは、ｐ⁺ ベース電極取
出層１５の一部表面が露出している。コンタクトホール
２０５からは、ｎ⁺ コレクタ電極取出層１６の一部表面
が露出している。コンタクトホール２０６からは、ｐ⁺
ソース・ドレイン１７の一部表面が露出している。コン
タクトホール２０７からは、ｎ⁺ ソース・ドレイン１９
の一部表面が露出している。これらのコンタクトホール
には、低抵抗金属膜からなる電極２０８，２０９，２１
０，２１１，２１２が形成されている。これらの電極は
各々接触する領域と電気的に接続されている。

【手続補正８】

【補正対象書類名】明細書

【補正対象項目名】００９２

【補正方法】変更

【補正内容】

【００９２】上記に示した本発明の第３の実施例では、
図２２に示すように、半導体基板の表面全面を覆うよう
に窒化膜２０１が形成される。酸化膜２，２２４のエッ
チング時において、この窒化膜２０１のエッチング速度
は、酸化膜２，２２４のエッチング速度よりも遅い。こ
のため、図２３，図２４に示すように、サイドウォール
形成時の酸化膜２２４のエッチングの際、窒化膜２０１
はエッチングストッパーとなる。よって、サイドウォー
ル形成時に、半導体基板の表面がダメージをうけること
を防止できる。また、窒化膜２０１は酸化しにくい。こ
のため、図２６に示すように、酸化膜２のリフローの
際、窒化膜２０１より上層から拡散してきた酸素が窒化
膜２０１よりも下層へ拡散するのを防止することができ
る。

【手続補正９】

【補正対象書類名】明細書

【補正対象項目名】００９３

【補正方法】変更

【補正内容】

【００９３】なお、窒化膜２０１は、酸化膜２，２２４
のエッチング時においてそのエッチング速度が酸化膜
２，２２４のエッチング速度よりも遅く、また、酸化の
速度が遅いものであればよい。

【手続補正１０】

【補正対象書類名】明細書

【補正対象項目名】００９６

【補正方法】変更

【補正内容】

【００９６】請求項２に記載の半導体装置の製造方法に
よれば、半導体基板の主表面が露出するように第２の絶
縁膜がエッチング除去される。このとき、少なくとも第
２の不純物領域を覆うように半導体基板の上に第１の絶
縁膜が形成されている。また、この第１の絶縁膜は第２
の絶縁膜をエッチングするとき、第１の絶縁膜のエッチ
ング速度が第２の絶縁膜のエッチング速度よりも小さく
なるようにその材料が選ばれている。このため、第２の
絶縁膜のエッチングの際に、第２の不純物領域の基板表
面が分子結合手の切断などのダメージを受けることはな
い。したがって、露出した第１導電型の第２の不純物領
域の表面に第２導電型の第３の不純物領域を形成して
も、第２の不純物領域と第３の不純物領域の接合面にダ
メージがないため、電流増幅率の低下などの弊害を防止
することができる。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 同一基板内にバイポーラトランジスタと
   電界効果トランジスタを有する半導体装置の製造方法で
   あって、 半導体基板の主表面に、その主表面から第１の深さを有
   する第１の不純物領域を形成する工程と、 前記半導体基板の主表面に、その主表面から第１の深さ
   よりも浅い第２の深さを有する第２の不純物領域を形成
   する工程と、 少なくとも前記第２の不純物領域を覆うように第１の絶
   縁膜を形成する工程と、 前記第１の絶縁膜と前記半導体基板の主表面の上に第２
   の絶縁膜を形成する工程とを備え、 前記第２の絶縁膜をエッチングするとき、前記第１の絶
   縁膜のエッチング速度が前記第２の絶縁膜のエッチング
   速度よりも小さくなるように、それぞれの材料が選ばれ
   ており、さらに、 前記第２の絶縁膜をエッチングにより選択的に除去する
   ことによって、前記第１の不純物領域の表面に達する第
   １の穴を形成する工程と、 前記第２の絶縁膜をエッチングにより選択的に除去する
   ことによって、前記第１の絶縁膜の表面に達する第２の
   穴を形成する工程と、 少なくとも前記第２の穴から露出する前記第１の絶縁膜
   を選択的に除去することによって、前記第２の穴を通じ
   て前記第２の不純物領域の表面に達する第３の穴を形成
   する工程と、 前記第１の穴と前記第２と第３の穴を通じて、前記第１
   と第２の不純物領域のそれぞれに接触するように配線層
   を形成する工程とを備えた、半導体装置の製造方法。
2. 【請求項２】 同一基板内にバイポーラトランジスタと
   電界効果トランジスタを有する半導体装置の製造方法で
   あって、 半導体基板の主表面に第１の不純物領域を形成する工程
   と、 半導体基板の主表面に第１導電型の第２の不純物領域を
   形成する工程と、 少なくとも前記第２の不純物領域を覆うように、第１の
   絶縁膜を形成する工程と、 前記第１の絶縁膜と前記半導体基板の主表面の上に第２
   の絶縁膜を形成する工程とを備え、 前記第２の絶縁膜をエッチングするとき、前記第１の絶
   縁膜のエッチング速度が前記第２の絶縁膜のエッチング
   速度よりも小さくなるように、それぞれの材料が選ばれ
   ており、さらに、 前記第２の絶縁膜をエッチングにより除去することによ
   って、前記第１の不純物領域の表面を露出させる工程
   と、 前記第１の絶縁膜をエッチングにより選択的に除去する
   ことにより、前記第２の不純物領域の表面を露出させる
   工程と、 前記露出した第２の不純物領域の表面に、第２導電型の
   第３の不純物領域を形成する工程とを備えた、半導体装
   置の製造方法。