JPH0372681A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0372681A JPH0372681A JP1208806A JP20880689A JPH0372681A JP H0372681 A JPH0372681 A JP H0372681A JP 1208806 A JP1208806 A JP 1208806A JP 20880689 A JP20880689 A JP 20880689A JP H0372681 A JPH0372681 A JP H0372681A
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- H10D64/035—Manufacture or treatment of data-storage electrodes comprising conductor-insulator-conductor-insulator-semiconductor structures
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は半導体装置の製造方法に関するもので、特に
不揮発性半導体記憶装置の製造に好適なものである。
不揮発性半導体記憶装置の製造に好適なものである。
（従来の技術）
従来、不揮発性半導体記憶装置（ＥＰＲＯＭ）における
メモリセルトランジスタは、例えば第８図に示すように
構成されている。即ち、半導体基板（シリコン基板）！
の素子領域上には、二層ゲート構造のゲート電極部２５
が形成される。このゲー電極部２５は、半導体基板１の
主表面上に第１のゲート絶縁膜３、浮遊ゲート電極４、
第２のゲート絶縁膜５、制御ゲート電極６、及び絶縁膜
７が順次積層されて形成される。上記ゲー）［極部２５
の側壁には、上記絶縁膜７が形成されている。
メモリセルトランジスタは、例えば第８図に示すように
構成されている。即ち、半導体基板（シリコン基板）！
の素子領域上には、二層ゲート構造のゲート電極部２５
が形成される。このゲー電極部２５は、半導体基板１の
主表面上に第１のゲート絶縁膜３、浮遊ゲート電極４、
第２のゲート絶縁膜５、制御ゲート電極６、及び絶縁膜
７が順次積層されて形成される。上記ゲー）［極部２５
の側壁には、上記絶縁膜７が形成されている。
この側壁の絶縁膜７は、上記制御ゲート電極６上に絶縁
膜７が形成される際に同時に形成されたちのである。上
記ゲート電極部２５の下方の基板１中におけるチャネル
領域の両側には、浮遊ゲート型ＭＯＳトランジスタのソ
ース領域、ドレイン領域となる不純物拡散領域１４．１
６がそれぞれ形成される。第８図に示す構造では、隣接
する二つの浮遊ゲート型ＭＯ８）ランジスタ（メモリセ
ルトランジスタ）における不純物拡散領域１６が共用さ
れている。上記半導体基体の全面上には層間絶縁膜２１
が形成され、この層間絶縁膜２１における不純物拡散領
域の一方（例えばドレイン領域１６）上にはコンタクト
ホール２６が形成されている。そして、上記層間絶縁膜
２１上には、上記コンタクトホール２６を介してドレイ
ン領域１６とコンタクトするようにビット線として働く
金属配線（例えばアルミニウム配線）２４が形成される
。
膜７が形成される際に同時に形成されたちのである。上
記ゲート電極部２５の下方の基板１中におけるチャネル
領域の両側には、浮遊ゲート型ＭＯＳトランジスタのソ
ース領域、ドレイン領域となる不純物拡散領域１４．１
６がそれぞれ形成される。第８図に示す構造では、隣接
する二つの浮遊ゲート型ＭＯ８）ランジスタ（メモリセ
ルトランジスタ）における不純物拡散領域１６が共用さ
れている。上記半導体基体の全面上には層間絶縁膜２１
が形成され、この層間絶縁膜２１における不純物拡散領
域の一方（例えばドレイン領域１６）上にはコンタクト
ホール２６が形成されている。そして、上記層間絶縁膜
２１上には、上記コンタクトホール２６を介してドレイ
ン領域１６とコンタクトするようにビット線として働く
金属配線（例えばアルミニウム配線）２４が形成される
。
ところで、上述したようなＥＰＲＯＭを製造する際、コ
ンタクトホール２６の形成には、マスク合わせの基準と
して素子分離用のフィールド酸化膜（図示せず）が用い
られる。このコンタクトホール２６の形成１時には、マ
スクの合わせずれに対する余裕を充分考慮しなければな
らない。この合わせ余裕がないと、極端な場合にはゲー
ト電極部２５の側壁の絶縁膜７がエツチングされ、アル
ミニウム配線２４とメモリセルトランジスタの制御ゲー
ト電極６あるいは浮遊ゲート電極４とがショートしてし
まう。
ンタクトホール２６の形成には、マスク合わせの基準と
して素子分離用のフィールド酸化膜（図示せず）が用い
られる。このコンタクトホール２６の形成１時には、マ
スクの合わせずれに対する余裕を充分考慮しなければな
らない。この合わせ余裕がないと、極端な場合にはゲー
ト電極部２５の側壁の絶縁膜７がエツチングされ、アル
ミニウム配線２４とメモリセルトランジスタの制御ゲー
ト電極６あるいは浮遊ゲート電極４とがショートしてし
まう。
従って、上述した従来のＥＰＲＯＭでは、セルを微細化
する際、ゲート電極部とコンタクトホールとのマスク合
わせの余裕として露光システム等により定められるある
一定の値が必要となる。このため、メモリセルトランジ
スタの間隔を狭めることができないという問題があった
。
する際、ゲート電極部とコンタクトホールとのマスク合
わせの余裕として露光システム等により定められるある
一定の値が必要となる。このため、メモリセルトランジ
スタの間隔を狭めることができないという問題があった
。
このような問題を解決すべく、本発明者はコンタクトホ
ールの開孔に際して、制御ゲート電極及びｌ′？、遊ゲ
ート電極とコンタクトホールとのマスク合わせの余裕を
縮小でき、微細化することができる半導体集積回路およ
びその製造方法を既に提案している（本願出願人の出願
に係わる特願昭６３７８９８０号）。上記の出願に係わ
る半導体集積回路の一例を、第９図（ａ） 、 （ｂ）
に示している。
ールの開孔に際して、制御ゲート電極及びｌ′？、遊ゲ
ート電極とコンタクトホールとのマスク合わせの余裕を
縮小でき、微細化することができる半導体集積回路およ
びその製造方法を既に提案している（本願出願人の出願
に係わる特願昭６３７８９８０号）。上記の出願に係わ
る半導体集積回路の一例を、第９図（ａ） 、 （ｂ）
に示している。
第９図（ａ）はパターン平面図、第９図（ｂ）は第９図
（ａ）のｘ−ｘ’線に沿った断面構成図である。
（ａ）のｘ−ｘ’線に沿った断面構成図である。
この半導体集積回路は、浮遊ゲート電極４と制御ゲート
電極６との積層構造パターンに対して、自己整合的にソ
ース領域１４及びドレイン領域１６が形成された浮遊ゲ
ート型ＭＯＳトランジスタからなるメモリセルアレイを
有している。ゲート電極部２５の上面及び側壁には絶縁
膜７，１１がそれぞれ形成され、この側壁の絶縁膜１１
をオフセット領域としてドレイン領域１６のチャネル側
端部が他の領そして、このドレイン領域１６の表面及び
この領域１６の両端部上のゲート電極部２５の少なくと
も側壁の絶縁膜１１を覆うように低抵抗材料からなる導
電層１９が形成され、この導電層１９上に金属配線２４
が自己整合的に形成されてコンタクト部が形成されてい
ることを特徴とする。なお、第９図（ａ）。
電極６との積層構造パターンに対して、自己整合的にソ
ース領域１４及びドレイン領域１６が形成された浮遊ゲ
ート型ＭＯＳトランジスタからなるメモリセルアレイを
有している。ゲート電極部２５の上面及び側壁には絶縁
膜７，１１がそれぞれ形成され、この側壁の絶縁膜１１
をオフセット領域としてドレイン領域１６のチャネル側
端部が他の領そして、このドレイン領域１６の表面及び
この領域１６の両端部上のゲート電極部２５の少なくと
も側壁の絶縁膜１１を覆うように低抵抗材料からなる導
電層１９が形成され、この導電層１９上に金属配線２４
が自己整合的に形成されてコンタクト部が形成されてい
ることを特徴とする。なお、第９図（ａ）。
（ｂ）において、１は半導体基板、２は素子分離用のフ
ィールド酸化膜、３は第１のゲート絶縁膜、４は浮遊ゲ
ート電極、５は第２のゲート絶縁膜、６は制御ゲート電
極、２１は層間絶縁膜である。
ィールド酸化膜、３は第１のゲート絶縁膜、４は浮遊ゲ
ート電極、５は第２のゲート絶縁膜、６は制御ゲート電
極、２１は層間絶縁膜である。
上記第９図（ａ） 、 （ｂ）に示したような半導体集
積回路によれば、コンタクトホールの開孔に際して、ゲ
ート電極部とコンタクトホールとのマスク合わせの余裕
を縮小でき、微細化することができる。
積回路によれば、コンタクトホールの開孔に際して、ゲ
ート電極部とコンタクトホールとのマスク合わせの余裕
を縮小でき、微細化することができる。
ところで、上述したような構成では、第９図（ａ）から
れかるように、素子分離のためのフィールド酸化膜２が
島状に形成されている。このため、ゲート電極部２５（
絶縁膜７．１１）の端部とフィールド酸化膜２の端部と
の距離ｄを、マスク合わせの余裕を充分考慮して設定し
ないと、マスク合わせずれが生じた際に、ソース領域１
４の形成幅が挟まり、回路特性が劣化してしまう。そこ
で、フィールド酸化膜２を第１０図に示すように、並列
な帯状に形成する方法が考えられる。即ち、レジストマ
スクとゲート電極部２５とをマスクにして、フィールド
酸化膜２を選択的に除去し、ゲート電極部２５とフィー
ルド酸化膜２をマスクとして自己整合的にソース領域１
４を形成する。このようにすれば、マスク合わせずれに
対する合わせ余裕をとる必要がなくなり、高集積化が可
能となる。
れかるように、素子分離のためのフィールド酸化膜２が
島状に形成されている。このため、ゲート電極部２５（
絶縁膜７．１１）の端部とフィールド酸化膜２の端部と
の距離ｄを、マスク合わせの余裕を充分考慮して設定し
ないと、マスク合わせずれが生じた際に、ソース領域１
４の形成幅が挟まり、回路特性が劣化してしまう。そこ
で、フィールド酸化膜２を第１０図に示すように、並列
な帯状に形成する方法が考えられる。即ち、レジストマ
スクとゲート電極部２５とをマスクにして、フィールド
酸化膜２を選択的に除去し、ゲート電極部２５とフィー
ルド酸化膜２をマスクとして自己整合的にソース領域１
４を形成する。このようにすれば、マスク合わせずれに
対する合わせ余裕をとる必要がなくなり、高集積化が可
能となる。
しかしながら、このような方法でソース領域１４を形成
する場合、ドレイン側のコンタクト部に第９図（ａ）
、 （ｂ）のように低抵抗材料からなる導電層１９を介
在させて自己整合的にコンタクトを取るうとすると、そ
のままでは形成できず製造工程がかなり複雑になる。例
えば、先ずフィールド酸化膜２を選択的に除去するため
に、レジストマスクと第９図（ｂ）中のゲート電極部２
５の絶縁膜７を７スフとした自己整合的なエツチングを
行なう必要があるが、この際、露出している絶縁膜７が
同時にエツチングで除去され、制御ゲート電極６が露出
してしまう。従って、この後コンタクト部を覆う導電層
１９を形成するためには、露出している制御ゲート電極
６と導電層１９を電気的に分離するための絶縁膜を新た
に形成する等の対策を抗じなければならない。
する場合、ドレイン側のコンタクト部に第９図（ａ）
、 （ｂ）のように低抵抗材料からなる導電層１９を介
在させて自己整合的にコンタクトを取るうとすると、そ
のままでは形成できず製造工程がかなり複雑になる。例
えば、先ずフィールド酸化膜２を選択的に除去するため
に、レジストマスクと第９図（ｂ）中のゲート電極部２
５の絶縁膜７を７スフとした自己整合的なエツチングを
行なう必要があるが、この際、露出している絶縁膜７が
同時にエツチングで除去され、制御ゲート電極６が露出
してしまう。従って、この後コンタクト部を覆う導電層
１９を形成するためには、露出している制御ゲート電極
６と導電層１９を電気的に分離するための絶縁膜を新た
に形成する等の対策を抗じなければならない。
（発明が解決しようとする課題）
上述したように、従来の半導体装置の製造方法では、ゲ
ート電極部とソースあるいはドレイン導出用のコンタク
トホールとのマスク合わせの余裕を充分に持たせる必要
がり、メモリセルトランジスタの間隔を狭めることがで
きない。そこでこの問題を解決しようとすると回路特性
が劣化する恐れが生じ、回路特性の劣化を招くことなく
高集積化を遠戚しようとすると製造工程か複雑となる欠
点があった。
ート電極部とソースあるいはドレイン導出用のコンタク
トホールとのマスク合わせの余裕を充分に持たせる必要
がり、メモリセルトランジスタの間隔を狭めることがで
きない。そこでこの問題を解決しようとすると回路特性
が劣化する恐れが生じ、回路特性の劣化を招くことなく
高集積化を遠戚しようとすると製造工程か複雑となる欠
点があった。
この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、回路特性の劣０ 化や製造工程の複雑化を招くことなく高集積化が可能な
半導体装置の製造方法を提供することである。
その目的とするところは、回路特性の劣０ 化や製造工程の複雑化を招くことなく高集積化が可能な
半導体装置の製造方法を提供することである。
［発明の構成］
（課題を解決するための手段と作用）
即ち、この発明においては、上記の目的を達成するため
に、第１導電型の半導体基板表面に互いに離間して平行
に延在する帯状の第１の絶縁膜を形成し、この半導体基
板上及び上記第１の絶縁膜上に、上記帯状の第１の絶縁
膜の長手方向と直行するように、第２の絶縁膜、浮遊ゲ
ート電極、第３の絶縁膜、制御ゲート電極、第４の絶縁
膜、及びこの第４の絶縁膜よりエツチング速度が遅いエ
ツチングストップ膜から成る積層ゲート構造を複数本、
平行に延在させて形成する。続いて、上記平行に延在さ
せた積層、ゲート構造間で且つソース領域の形成予定領
域に存在する前記第１の絶縁膜を、積層ゲート構造の一
端側をマスクの一部として自己整合的に除去し、ソース
形成予定領域の半導体基板を露呈させる。上記積層ゲー
ト構造の１ 上記一端側をマスクの一部として自己整合的に上記ソー
ス形成予定領域に第２導電型の不純物を導入し、上記積
層ゲート構造の側壁部に第５の絶縁膜を形成する。次に
、上記積層ゲート構造のドレイン側端部をマスクの一部
として、自己整合的にドレイン形成予定領域に第２導電
型の不純物を導入する。上記積層ゲート構造の他端側の
側壁に形成された前記第５の絶縁膜をマスクの一部とし
て自己整合的に上記半導体基板のドレイン形成予定領域
上を露呈させた後、このドレイン露呈領域の表面に接触
し且つこのドレイン領域を挟む隣合った二つの前記積層
ゲート構造の各々少なくともドレイン領域側の側壁の前
記第５の絶縁膜を覆うように導電層を形成する。そして
、全面に第６の絶縁膜を堆積形成し、前記導電層をスト
ッパとしてこの第６の絶縁膜を選択的に除去することに
よりコンタクトホールを開孔し、このコンタクトホール
を含む領域の上記第６の絶縁膜上に配線パターンを形成
している。
に、第１導電型の半導体基板表面に互いに離間して平行
に延在する帯状の第１の絶縁膜を形成し、この半導体基
板上及び上記第１の絶縁膜上に、上記帯状の第１の絶縁
膜の長手方向と直行するように、第２の絶縁膜、浮遊ゲ
ート電極、第３の絶縁膜、制御ゲート電極、第４の絶縁
膜、及びこの第４の絶縁膜よりエツチング速度が遅いエ
ツチングストップ膜から成る積層ゲート構造を複数本、
平行に延在させて形成する。続いて、上記平行に延在さ
せた積層、ゲート構造間で且つソース領域の形成予定領
域に存在する前記第１の絶縁膜を、積層ゲート構造の一
端側をマスクの一部として自己整合的に除去し、ソース
形成予定領域の半導体基板を露呈させる。上記積層ゲー
ト構造の１ 上記一端側をマスクの一部として自己整合的に上記ソー
ス形成予定領域に第２導電型の不純物を導入し、上記積
層ゲート構造の側壁部に第５の絶縁膜を形成する。次に
、上記積層ゲート構造のドレイン側端部をマスクの一部
として、自己整合的にドレイン形成予定領域に第２導電
型の不純物を導入する。上記積層ゲート構造の他端側の
側壁に形成された前記第５の絶縁膜をマスクの一部とし
て自己整合的に上記半導体基板のドレイン形成予定領域
上を露呈させた後、このドレイン露呈領域の表面に接触
し且つこのドレイン領域を挟む隣合った二つの前記積層
ゲート構造の各々少なくともドレイン領域側の側壁の前
記第５の絶縁膜を覆うように導電層を形成する。そして
、全面に第６の絶縁膜を堆積形成し、前記導電層をスト
ッパとしてこの第６の絶縁膜を選択的に除去することに
よりコンタクトホールを開孔し、このコンタクトホール
を含む領域の上記第６の絶縁膜上に配線パターンを形成
している。
上記のように二層ゲート構造上に第４の絶縁膜、 ２
及びこの第４の絶縁膜よりエツチング速度の遅いエツチ
ングストップ膜を設けることによって、ソース領域を形
成するための第１の絶縁膜（フィールド酸化膜）の選択
的な除去工程と、ドレインコンタクト部形成のための自
己整合的な加工工程とを同時に行なうことができる。
ングストップ膜を設けることによって、ソース領域を形
成するための第１の絶縁膜（フィールド酸化膜）の選択
的な除去工程と、ドレインコンタクト部形成のための自
己整合的な加工工程とを同時に行なうことができる。
（実施例）
以下、この発明の一実施例について図面を参照して説明
する。
する。
第１図（ａ）乃至（ｉ〉、第２図（ａ）乃至（１）、及
び第３図（ａ）乃至（ｈ）はそれぞれ、この発明の第１
の実施例に係わる半導体装置の製造方法について説明す
るためのもので、ＥＦＲＯＭの製造工程を順次示してい
る。第２図（ａ）乃至（１）は各製造工程におけるパタ
ーン平面図、第１図（ａ）乃至（１〉及び第３図（ａ）
乃至（ｈ）はそれぞれ、上記第２図における対応するパ
ターンのＹ−Ｙ’線及びｚ−ｚ’線に沿った断面構成図
である。
び第３図（ａ）乃至（ｈ）はそれぞれ、この発明の第１
の実施例に係わる半導体装置の製造方法について説明す
るためのもので、ＥＦＲＯＭの製造工程を順次示してい
る。第２図（ａ）乃至（１）は各製造工程におけるパタ
ーン平面図、第１図（ａ）乃至（１〉及び第３図（ａ）
乃至（ｈ）はそれぞれ、上記第２図における対応するパ
ターンのＹ−Ｙ’線及びｚ−ｚ’線に沿った断面構成図
である。
先ず、簗２図（ａ）に示すように、例えばＰ型のシリコ
ン長板ｌの表面に周知の技術により、・：１シ状の３ フィールド酸化膜２を形成して素子分離を行なう。
ン長板ｌの表面に周知の技術により、・：１シ状の３ フィールド酸化膜２を形成して素子分離を行なう。
次に、熱酸化法によりシリコン基板ｌの表面に１ｖさ２
００λ程度の第１のゲート絶縁膜３を形成する。続いて
、例えば気相成長法により上記半導体基体の全面に厚さ
２０００Å程度の第１の多結晶シリコン層４を堆積形成
し、この多結晶シリコン層４にリン等の不純物をイオン
注入あるいはＰＯＣＲ，を拡散源とした熱拡散等の方法
によりドープする。その後、セルの分離のため、フォト
レジストを用いて上記多結晶シリコン層４を選択的に除
去（第２図（ｂ）） した後、上記多結晶シリコン層４
上に、例えば厚さ３００大前後の第２のゲート絶縁膜５
を形成する。続いて、全面に例えば気相成長法により第
２の多結晶シリコン層Ｂを堆積形成し、この第２の多結
晶シリコン層６に不純物としてリンをドープする。この
多結晶シリコン層Ｂ上に第１の絶縁膜７を堆積形威し、
この絶縁膜７上の全面に例えば気相成長法により厚さ数
１００入程度の第３の多結晶シリコン層８を堆積形成す
る（第１図（ａ〉、第３図（ａ〉）。
００λ程度の第１のゲート絶縁膜３を形成する。続いて
、例えば気相成長法により上記半導体基体の全面に厚さ
２０００Å程度の第１の多結晶シリコン層４を堆積形成
し、この多結晶シリコン層４にリン等の不純物をイオン
注入あるいはＰＯＣＲ，を拡散源とした熱拡散等の方法
によりドープする。その後、セルの分離のため、フォト
レジストを用いて上記多結晶シリコン層４を選択的に除
去（第２図（ｂ）） した後、上記多結晶シリコン層４
上に、例えば厚さ３００大前後の第２のゲート絶縁膜５
を形成する。続いて、全面に例えば気相成長法により第
２の多結晶シリコン層Ｂを堆積形成し、この第２の多結
晶シリコン層６に不純物としてリンをドープする。この
多結晶シリコン層Ｂ上に第１の絶縁膜７を堆積形威し、
この絶縁膜７上の全面に例えば気相成長法により厚さ数
１００入程度の第３の多結晶シリコン層８を堆積形成す
る（第１図（ａ〉、第３図（ａ〉）。
４
次に、第１図（ｂ）、第２図（Ｃ）、及び第３図（ｂ）
に示すように、レジストパターン９をマスクとして上記
第３の多結晶シリコン層８、第１の絶縁膜７、第２の多
結晶シリコン層６、第２のゲート絶縁膜５、第１の多結
晶シリコン層４、及び第１のゲート絶縁膜３を異方性エ
ツチング法により順次選択的にエツチングし、セルトラ
ンジスタ領域及びゲート電極領域を形成する。
に示すように、レジストパターン９をマスクとして上記
第３の多結晶シリコン層８、第１の絶縁膜７、第２の多
結晶シリコン層６、第２のゲート絶縁膜５、第１の多結
晶シリコン層４、及び第１のゲート絶縁膜３を異方性エ
ツチング法により順次選択的にエツチングし、セルトラ
ンジスタ領域及びゲート電極領域を形成する。
次いで、上記積層ゲート構造のパターンをマスク合わせ
の基準としたフォトレジストマスク１０により、ソース
側の土泥帯状のフィールド酸化膜２を反応性イオンエツ
チング法により選択的に除去して、ソース形成予定領域
のシリコン基板１を露呈させる（第１図（Ｃ）、第２図
（ｄ）、及び第３図（Ｃ））。
の基準としたフォトレジストマスク１０により、ソース
側の土泥帯状のフィールド酸化膜２を反応性イオンエツ
チング法により選択的に除去して、ソース形成予定領域
のシリコン基板１を露呈させる（第１図（Ｃ）、第２図
（ｄ）、及び第３図（Ｃ））。
続いて、ドレイン形成予定領域を上記フォトレジストマ
スク１０て覆ったまま、上記ソース形成予定領域に不純
物として例えばヒ素を加速エネルギー４ＱＫｅＶ、
ドーズ量２ Ｘ １０１５ｃ ｍ−２の条件でイオン注
入する。上記フォトレジストマスク１０５ を除去した後、上記ソース形成予定領域を図示しないフ
ォトレジストマスクにより覆っておき、ドレイン形成予
定領域に低濃度の不純物領域を形成するために、不純物
として例えばリンを加速エネルギー４０ＫｅＶ、 ド
ーズｆｆ１５ Ｘ １０ ”ｃ ｒｎ−２の条件でイオ
ン注入する。
スク１０て覆ったまま、上記ソース形成予定領域に不純
物として例えばヒ素を加速エネルギー４ＱＫｅＶ、
ドーズ量２ Ｘ １０１５ｃ ｍ−２の条件でイオン注
入する。上記フォトレジストマスク１０５ を除去した後、上記ソース形成予定領域を図示しないフ
ォトレジストマスクにより覆っておき、ドレイン形成予
定領域に低濃度の不純物領域を形成するために、不純物
として例えばリンを加速エネルギー４０ＫｅＶ、 ド
ーズｆｆ１５ Ｘ １０ ”ｃ ｒｎ−２の条件でイオ
ン注入する。
次に、全面に例えば第１のＣＶＤ−８ｉ０２膜１１を堆
積形成する。続いて、第１図（ｄ〉、第２図〈ｅ）、及
び第３図（ｄ）に示すように、反応性イオンエツチング
法により上記ＳｉＯ２膜１１をエツチングし、ゲート電
極部の側壁に５ＩＯ２膜１１を残存させる。その後、全
面に例えばヒ素を加速エネルギー４０ＫｅＶ、 ドー
ズ量２ｘ１０１５ｃｍ−２の条件でイオン注入する。さ
らに、熱酸化により基板１のソース領域とドレイン領域
との表面にそれぞれシリコン酸化膜１２．１３を形成す
る。なお、この工程において、上記イオン注入で注入さ
れたヒ素とリンが拡散し、ソース領域として高濃度不純
物領域１４、ドレイン領域として低濃度不純物領域１５
及び高濃度不純物領域１６が形成され、ＬＤＤ６ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造が形
成される。また、上記多結晶シリコン層８は酸化され、
シリコン酸化膜１７となる（第１図（ｅ）、第３図（ｅ
〉）。
積形成する。続いて、第１図（ｄ〉、第２図〈ｅ）、及
び第３図（ｄ）に示すように、反応性イオンエツチング
法により上記ＳｉＯ２膜１１をエツチングし、ゲート電
極部の側壁に５ＩＯ２膜１１を残存させる。その後、全
面に例えばヒ素を加速エネルギー４０ＫｅＶ、 ドー
ズ量２ｘ１０１５ｃｍ−２の条件でイオン注入する。さ
らに、熱酸化により基板１のソース領域とドレイン領域
との表面にそれぞれシリコン酸化膜１２．１３を形成す
る。なお、この工程において、上記イオン注入で注入さ
れたヒ素とリンが拡散し、ソース領域として高濃度不純
物領域１４、ドレイン領域として低濃度不純物領域１５
及び高濃度不純物領域１６が形成され、ＬＤＤ６ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造が形
成される。また、上記多結晶シリコン層８は酸化され、
シリコン酸化膜１７となる（第１図（ｅ）、第３図（ｅ
〉）。
続いて、フィールド酸化膜２をマスク合わせの基準にし
て、第２図（ｆ）に示すようにフォトレジストマスク１
ｇ（図中斜線部）を用いて、ドレイン領域１８表面のシ
リコン酸化膜１３をエツチングする。
て、第２図（ｆ）に示すようにフォトレジストマスク１
ｇ（図中斜線部）を用いて、ドレイン領域１８表面のシ
リコン酸化膜１３をエツチングする。
次いで、全面に例えば気相成長法により厚さ数１００入
程度の第４の多結晶シリコン層１９を第１図（ｒ〉、第
３図（ｆ）に示すように堆積形成する。
程度の第４の多結晶シリコン層１９を第１図（ｒ〉、第
３図（ｆ）に示すように堆積形成する。
この後、上記第４の多結晶シリコン基１９に不純物をド
ープし、次いで第２図（ｇ）に示すように、ゲート電極
領域をマスク合わせの基準としてレジストのパターニン
グを行なってレジストパターン２０を形成する。このレ
ジストパターン２０（図中斜線部）をマスクにして上記
第４の多結晶シリコン層１９をエツチングすることによ
り、第１図（ｇ）及び第３図（ｇ）に示すように、ドレ
イン領域１６の表面、及びこれを挾んで隣接する二つの
ゲート電極各々の対向する側壁のＳｉＯ２膜１１の表面
を覆うよう７ に第４の多結晶シリコン層１９が形成される。
ープし、次いで第２図（ｇ）に示すように、ゲート電極
領域をマスク合わせの基準としてレジストのパターニン
グを行なってレジストパターン２０を形成する。このレ
ジストパターン２０（図中斜線部）をマスクにして上記
第４の多結晶シリコン層１９をエツチングすることによ
り、第１図（ｇ）及び第３図（ｇ）に示すように、ドレ
イン領域１６の表面、及びこれを挾んで隣接する二つの
ゲート電極各々の対向する側壁のＳｉＯ２膜１１の表面
を覆うよう７ に第４の多結晶シリコン層１９が形成される。
次に、例えば減圧ＣＶＤ （ＬＰＧＶＤ）法により、層
間絶縁膜として全面に第２のＣＶＤＳｉＯ２膜２１を堆
積形成する。次いて、第２図（ｈ）に示すように、ゲー
ト電極部をマスク合わせの基準としてレジストのパター
ニングを行なってレジストパターン２２（図中斜線部）
を形成する。
間絶縁膜として全面に第２のＣＶＤＳｉＯ２膜２１を堆
積形成する。次いて、第２図（ｈ）に示すように、ゲー
ト電極部をマスク合わせの基準としてレジストのパター
ニングを行なってレジストパターン２２（図中斜線部）
を形成する。
このレジストパターン２２をマスクに、且つ上記第４の
多結晶シリコン層１９をストッパにして、土泥ＳｉＯ２
膜２１を第１図（ｈ）、第３図（ｈ）に示すようにエツ
チングする。続いて、全面に例えばアルミニウム層をス
パッタ法により蒸着形成した後、コンタクト開孔パター
ン（つまり、ＳｉＯ２膜２１膜上１チングパターン）を
合わせ基準としてレジストのパターニングを行ない、こ
のレジストパターン２０（図中斜線部）をマスクにして
上記アルミニウム層を第１図（ｉ）及び第２図（１）に
示すようにエツチングして、配線パターン２４を形成す
る。
多結晶シリコン層１９をストッパにして、土泥ＳｉＯ２
膜２１を第１図（ｈ）、第３図（ｈ）に示すようにエツ
チングする。続いて、全面に例えばアルミニウム層をス
パッタ法により蒸着形成した後、コンタクト開孔パター
ン（つまり、ＳｉＯ２膜２１膜上１チングパターン）を
合わせ基準としてレジストのパターニングを行ない、こ
のレジストパターン２０（図中斜線部）をマスクにして
上記アルミニウム層を第１図（ｉ）及び第２図（１）に
示すようにエツチングして、配線パターン２４を形成す
る。
なお、以上の説明ではドレインコンタクト部の製造−工
程について述べたが、ソースコンタクト部 ８ も同様に自己整合的なコンタクトホールの形成法により
形成する。この後、通常のＭＯＳ集積回路の製造方法に
したがって、上記配線パターン２４上にパッシベーショ
ン膜及びポンディングパッドを形成してＥＰＲＯＭを製
造する。
程について述べたが、ソースコンタクト部 ８ も同様に自己整合的なコンタクトホールの形成法により
形成する。この後、通常のＭＯＳ集積回路の製造方法に
したがって、上記配線パターン２４上にパッシベーショ
ン膜及びポンディングパッドを形成してＥＰＲＯＭを製
造する。
上述した製造方法によれば、シリコン基板ｌ上に第１の
ゲート酸化膜３、浮遊ゲート電極４、第２のゲート絶縁
膜５、制御ゲート電極６からなる二層ゲート構造上に、
絶縁膜７を介在して多結晶シリコン層８を堆積形成して
いるので、ソース領域を形成するためのフィールド酸化
膜２の自己整合的なエツチング工程と、ドレインコンタ
クト部形成のための自己整合的な加工が同時に行なえる
。
ゲート酸化膜３、浮遊ゲート電極４、第２のゲート絶縁
膜５、制御ゲート電極６からなる二層ゲート構造上に、
絶縁膜７を介在して多結晶シリコン層８を堆積形成して
いるので、ソース領域を形成するためのフィールド酸化
膜２の自己整合的なエツチング工程と、ドレインコンタ
クト部形成のための自己整合的な加工が同時に行なえる
。
従って、工程数を増やすことなくマスク合わせの余裕を
抑えた加工ができ、微細化、高集積化が容易になる。ま
た、フィールド酸化膜２を並列な（１）状に形成してい
るので、マスク合わせずれが生じた時にソース領域の形
成幅が狭まって回路特性が劣化する恐れもない。
抑えた加工ができ、微細化、高集積化が容易になる。ま
た、フィールド酸化膜２を並列な（１）状に形成してい
るので、マスク合わせずれが生じた時にソース領域の形
成幅が狭まって回路特性が劣化する恐れもない。
なお、上記第１の実施例では積層ゲート構造の９
３図（ｅ）に示すように熱酸化により全てシリコン酸化
膜１７にしたが、多結晶シリコン層８を全て酸化させる
ことなく、多結晶シリコン層８が残っていてもよい。ま
た、この層８は、ゲート側壁（本実施例ではＣＶＤ−８
ｉＯ７膜Ｉｆ）とエツチング選択比がある材料層であれ
ばよく、この場合も熱酸化上程により酸化されなくても
よい。
膜１７にしたが、多結晶シリコン層８を全て酸化させる
ことなく、多結晶シリコン層８が残っていてもよい。ま
た、この層８は、ゲート側壁（本実施例ではＣＶＤ−８
ｉＯ７膜Ｉｆ）とエツチング選択比がある材料層であれ
ばよく、この場合も熱酸化上程により酸化されなくても
よい。
また、コンタクトホールの開孔を、自己整合により形成
するための低抵抗導電材料として多結晶シリコンを用い
たが、他の導電材料でも同様の効果が得られることは言
うまでもない。
するための低抵抗導電材料として多結晶シリコンを用い
たが、他の導電材料でも同様の効果が得られることは言
うまでもない。
さらに、上記第１の実施例では、ドレイン領域１６への
高濃度不純物の導入と、導電層１９への不純物のドープ
とを別工程で行なっているが、同一工程で行なってもよ
い。
高濃度不純物の導入と、導電層１９への不純物のドープ
とを別工程で行なっているが、同一工程で行なってもよ
い。
次に、第２の実施例について、珀４図（ａ）乃至（ｊ〉
、及び第５図（ａ）乃ｎ （＋）を参照して詳細に説明
する。ここで、第４図（ａ）乃至（ｊ）、及び第５図（
ａ）乃至（＋）はそれぞれ、第２図（ａ）乃至 ０ （１）に示されたパターンにおける断面構造の一部を製
造工程順に示したものであり、各々上記第１図（ａ）乃
至（１）、及び第３図（ａ）乃至（ｈ）に対応する。
、及び第５図（ａ）乃ｎ （＋）を参照して詳細に説明
する。ここで、第４図（ａ）乃至（ｊ）、及び第５図（
ａ）乃至（＋）はそれぞれ、第２図（ａ）乃至 ０ （１）に示されたパターンにおける断面構造の一部を製
造工程順に示したものであり、各々上記第１図（ａ）乃
至（１）、及び第３図（ａ）乃至（ｈ）に対応する。
まず、素子分離を行ない、シリコン基板ｌの素子領域上
に、第１のゲート絶縁膜３、多結晶シリコン層４、第２
のゲート絶縁膜５、第２の多結晶シリコン層Ｂ１第１の
絶縁膜７、及び第３の多結晶シリコン層８からなる積層
ゲート構造を形成する。その後、ソース側の帯状のフィ
ールド酸化膜２を反応性イオンエツチング法により選択
的に除去し、ソース形成予定領域のシリコン基板ｌを露
呈させる。次いでイオン注入を行なった後、上記積層ゲ
ート構造の側壁に絶縁膜１１を形成する工程（第４図（
ａ）乃至（ｄ）、第５図（ａ）乃至（ｄ））までは、上
記第１の実施例と同様である。
に、第１のゲート絶縁膜３、多結晶シリコン層４、第２
のゲート絶縁膜５、第２の多結晶シリコン層Ｂ１第１の
絶縁膜７、及び第３の多結晶シリコン層８からなる積層
ゲート構造を形成する。その後、ソース側の帯状のフィ
ールド酸化膜２を反応性イオンエツチング法により選択
的に除去し、ソース形成予定領域のシリコン基板ｌを露
呈させる。次いでイオン注入を行なった後、上記積層ゲ
ート構造の側壁に絶縁膜１１を形成する工程（第４図（
ａ）乃至（ｄ）、第５図（ａ）乃至（ｄ））までは、上
記第１の実施例と同様である。
次に、第４図（Ｃ）及び第５図（Ｃ）に示すように、上
記ゲート積層構造の最上層に形成されている第３の多結
晶シリコン層８をエツチングして除去した後、全面に例
えばヒ素を加速エネルギー１ ４０ＫｅＶ、 ドーズ！２ Ｘ １０ ”ｃ ｍ−２
の条件でイオン注入する。上記多結晶シリコン層８を工
・ソチングする際、ソース及びドレイン領域の表面もあ
る程度エツチングさ、れるが、続けて行なわれるこのイ
オン注入により、拡散層を良好な形状に形成することが
できる。
記ゲート積層構造の最上層に形成されている第３の多結
晶シリコン層８をエツチングして除去した後、全面に例
えばヒ素を加速エネルギー１ ４０ＫｅＶ、 ドーズ！２ Ｘ １０ ”ｃ ｍ−２
の条件でイオン注入する。上記多結晶シリコン層８を工
・ソチングする際、ソース及びドレイン領域の表面もあ
る程度エツチングさ、れるが、続けて行なわれるこのイ
オン注入により、拡散層を良好な形状に形成することが
できる。
続いて、熱酸化により誌板ｌのソース形成予定領域とド
レイン形成予定領域の表面にそれぞれ、シリコン酸化膜
１２．１３を形成する。なお、この上程で、上記イオン
注入の際に注入されたヒ素とリンが拡散し、ソース領域
として高濃度不純物領域１４が、ドレイン領域として低
濃度不純物領域１５及び高濃度不純物領域１６がそれぞ
れ形成され、ＬＤＤ構造となる。
レイン形成予定領域の表面にそれぞれ、シリコン酸化膜
１２．１３を形成する。なお、この上程で、上記イオン
注入の際に注入されたヒ素とリンが拡散し、ソース領域
として高濃度不純物領域１４が、ドレイン領域として低
濃度不純物領域１５及び高濃度不純物領域１６がそれぞ
れ形成され、ＬＤＤ構造となる。
その後、ドレインコンタクト領域面を覆うように第４の
多結晶シリコン層Ｉ９を形成した後、層間絶縁膜２１を
堆積形成し、コンタクトホールを開孔して配線パターン
２４を形成する工程（第４図（ｇ）乃至（ｊ）、及び第
５図（ｇ）乃至（ｉ）〉は、上記第１の実施例と同様で
ある。さらに、ソースコンタク２ ト部分も同様に形成し、この後、通常のＭＯ３集積回路
の製造方法にしたがって、上記配線パタン２４上にパッ
シベーション膜及びポンディングパッドを形成して、Ｅ
ＦＲＯＭ集積団路集積進路るのは上記第１の実施例と同
様である。
多結晶シリコン層Ｉ９を形成した後、層間絶縁膜２１を
堆積形成し、コンタクトホールを開孔して配線パターン
２４を形成する工程（第４図（ｇ）乃至（ｊ）、及び第
５図（ｇ）乃至（ｉ）〉は、上記第１の実施例と同様で
ある。さらに、ソースコンタク２ ト部分も同様に形成し、この後、通常のＭＯ３集積回路
の製造方法にしたがって、上記配線パタン２４上にパッ
シベーション膜及びポンディングパッドを形成して、Ｅ
ＦＲＯＭ集積団路集積進路るのは上記第１の実施例と同
様である。
上記第２の実施例においても、上記第１の実施例と同様
に多結晶シリコン層８と第１の絶縁膜７との二層膜を用
いて、ソース領域を形成するための自己整合的なエツチ
ングと、ドレインコンタクト部形成のための自己整合的
な加重を容易に行なうことができる。
に多結晶シリコン層８と第１の絶縁膜７との二層膜を用
いて、ソース領域を形成するための自己整合的なエツチ
ングと、ドレインコンタクト部形成のための自己整合的
な加重を容易に行なうことができる。
次に、第３の実施例について、第６図（ａ）乃至（ｉ）
、及び第７図（ａ）乃至（ｈ）を参照して詳細に説明す
る。第６図（ａ）乃至（ｉ〉、及び第７図（ａ）乃至（
ｈ）はそれぞれ、上記第１の実施例の第１図（ａ）乃至
（ｉ）、及び第３図（ａ）乃至（Ｄと同じ断面に相当す
る。
、及び第７図（ａ）乃至（ｈ）を参照して詳細に説明す
る。第６図（ａ）乃至（ｉ〉、及び第７図（ａ）乃至（
ｈ）はそれぞれ、上記第１の実施例の第１図（ａ）乃至
（ｉ）、及び第３図（ａ）乃至（Ｄと同じ断面に相当す
る。
まず、素子分離を行ない、シリコン基板の素子領域上に
、第１のゲート絶縁膜３、多結晶シリコン層４、第２の
ゲート絶縁膜５、第２の多結晶シ３ リコン層６、第１の絶縁膜７、及び第３の多結晶シリコ
ン層８からなる積層ゲート構造を形成する工程（第６図
（ａ）、（ｂ） 、第７図（ａ） 、（ｂ））までは、
上記第１の実施例（第１図（ａ）、（ｂ） 、及び第３
図（ａ） 、 （ｂ））と同様である。その後、ドレイ
ン領域に例えばリンを加速エネルギー４０ＫｅＶ、
ドーズｆｆ１５ Ｘ １０ ”ｃ ｍ−２条件でイオン
注入する。次に、全面に例えばＣＶＤ ＳｉＯ２膜（
ｌを堆積形威し、第６図（ｃ）及び第７図（ｅ）に示す
ように、反応性イオンエツチング法で上記５ＩＯ２膜１
１をエツチングすることにより、ゲート電極部の側壁に
ＳｉＯ２膜１１を残存させる。
、第１のゲート絶縁膜３、多結晶シリコン層４、第２の
ゲート絶縁膜５、第２の多結晶シ３ リコン層６、第１の絶縁膜７、及び第３の多結晶シリコ
ン層８からなる積層ゲート構造を形成する工程（第６図
（ａ）、（ｂ） 、第７図（ａ） 、（ｂ））までは、
上記第１の実施例（第１図（ａ）、（ｂ） 、及び第３
図（ａ） 、 （ｂ））と同様である。その後、ドレイ
ン領域に例えばリンを加速エネルギー４０ＫｅＶ、
ドーズｆｆ１５ Ｘ １０ ”ｃ ｍ−２条件でイオン
注入する。次に、全面に例えばＣＶＤ ＳｉＯ２膜（
ｌを堆積形威し、第６図（ｃ）及び第７図（ｅ）に示す
ように、反応性イオンエツチング法で上記５ＩＯ２膜１
１をエツチングすることにより、ゲート電極部の側壁に
ＳｉＯ２膜１１を残存させる。
次いで、第６図（ｄ）及び第７図（ｄ）に示すように、
例えば気相成長法により全面に厚さ数１００入程度の第
４の多粘品シリコンＩｉ９を堆積形成する。この後、上
記第４の多結晶シリコン層１９に不純物をドープする。
例えば気相成長法により全面に厚さ数１００入程度の第
４の多粘品シリコンＩｉ９を堆積形成する。この後、上
記第４の多結晶シリコン層１９に不純物をドープする。
次いで、上記第１の実施例における第２図（ｇ）と同じ
パターンを用い、ゲート電極部をマスク合わせの基準と
してレジストのパターニングを行なってレジストパター
ン２０を形成４ する。このレジストパターン２０（第２図（ｇ）中の斜
線部）をマスクにして上記第４の多結晶シリコン層１９
をエツチングする。これにより、第６図（ｅ）及び第７
図（ｅ）に示すように、ドレイン領域の表面、及びこの
領域を挾んで隣接する二つのゲート電極各々の対向する
側壁のＳｉＯ２膜１１の表面を覆う部分の多結晶シリコ
ン層１９を残存させる。
パターンを用い、ゲート電極部をマスク合わせの基準と
してレジストのパターニングを行なってレジストパター
ン２０を形成４ する。このレジストパターン２０（第２図（ｇ）中の斜
線部）をマスクにして上記第４の多結晶シリコン層１９
をエツチングする。これにより、第６図（ｅ）及び第７
図（ｅ）に示すように、ドレイン領域の表面、及びこの
領域を挾んで隣接する二つのゲート電極各々の対向する
側壁のＳｉＯ２膜１１の表面を覆う部分の多結晶シリコ
ン層１９を残存させる。
また、積層ゲート構造の最上層の多結晶シリコン層８も
選択エツチングにより、各セル毎に分離する。
選択エツチングにより、各セル毎に分離する。
次いで、上記ゲート電極部をマスク合わせの基準として
形成したフォトレジストマスク１０により、上記第１の
実施例と同様に帯状のフィールド酸化膜２を反応性イオ
ンエツチング法により選択的に除去してソース形成予定
領域のシリコン基板１表面を露呈させる。なお、このエ
ツチング時に、積層ゲート構造のソース側の側壁に形成
されているＳｉＯ２膜１１も除去される（第６図（「〉
、第７図（ｒ））。
形成したフォトレジストマスク１０により、上記第１の
実施例と同様に帯状のフィールド酸化膜２を反応性イオ
ンエツチング法により選択的に除去してソース形成予定
領域のシリコン基板１表面を露呈させる。なお、このエ
ツチング時に、積層ゲート構造のソース側の側壁に形成
されているＳｉＯ２膜１１も除去される（第６図（「〉
、第７図（ｒ））。
その後、全面に例えばヒ素を加速エネルギー５
６０ＫｅＶ、 ドーズ量２Ｘ１０１５．ｃｍ−２の条
１牛でイオン注入する。さらに、熱酸化により基板１の
ソース領域の表面にシリコン酸化膜１２を形成する。
１牛でイオン注入する。さらに、熱酸化により基板１の
ソース領域の表面にシリコン酸化膜１２を形成する。
同時に、積層ゲート構造と多結晶シリコン層１９の表面
に熱酸化膜１７が形成される。なお、この工提で、上記
イオン注入の際に注入されたヒ素とリンが拡散し、ソー
ス領域として高濃度不純物領域１４が、ドレイン領域と
して低濃度不純物領域１５及び高濃度不純物領域１６が
それぞれ形成され、ＬＤＤ構逍構造る（第６図（ｇ〉、
第７図（ｇ〉〉。
に熱酸化膜１７が形成される。なお、この工提で、上記
イオン注入の際に注入されたヒ素とリンが拡散し、ソー
ス領域として高濃度不純物領域１４が、ドレイン領域と
して低濃度不純物領域１５及び高濃度不純物領域１６が
それぞれ形成され、ＬＤＤ構逍構造る（第６図（ｇ〉、
第７図（ｇ〉〉。
次に、例えばＬＰＣＶＤ法により、全面に層間絶縁膜と
してＣＶＤ−８ｉｎ２膜２１を堆積形成する。次いで、
上記第１の実施例における第２図（ｇ）と同様に、ゲー
ト電極部を合わせ基準としてレジストのパターニングを
行なってレジストパターン２２（第２図（ｇ）中の斜線
部）を形成する。このレジストパターン２２をマスクに
し、且つ上記第４の多結晶シリコン層１９をストッパに
して、上記ＳｉＯ２膜２１を第６図（ｈ）及び第７図（
ｈ）に示すようにエツチングする。続いて、全面に例え
ばア６ ルミニウム層をスパッタ法により蒸着形成した後、コン
タクト開孔パターン（つまり、５ｉ０２膜２１のエツチ
ングパターン）を合わせ基準としてレジストのパターニ
ングを行ない、このレジストパターンをマスクにして上
記アルミニウム層をエツチングして、第６図（１〉のよ
うに配線パターン２４を形成する。
してＣＶＤ−８ｉｎ２膜２１を堆積形成する。次いで、
上記第１の実施例における第２図（ｇ）と同様に、ゲー
ト電極部を合わせ基準としてレジストのパターニングを
行なってレジストパターン２２（第２図（ｇ）中の斜線
部）を形成する。このレジストパターン２２をマスクに
し、且つ上記第４の多結晶シリコン層１９をストッパに
して、上記ＳｉＯ２膜２１を第６図（ｈ）及び第７図（
ｈ）に示すようにエツチングする。続いて、全面に例え
ばア６ ルミニウム層をスパッタ法により蒸着形成した後、コン
タクト開孔パターン（つまり、５ｉ０２膜２１のエツチ
ングパターン）を合わせ基準としてレジストのパターニ
ングを行ない、このレジストパターンをマスクにして上
記アルミニウム層をエツチングして、第６図（１〉のよ
うに配線パターン２４を形成する。
そして、ソースコンタクト部分も同様に自己整合的なコ
ンタクト形成法により形成し、この後、通常のＭＯＳ集
積回路の製造方法にしたがって、上記配線パターン２４
上にパッシベーション膜及びポンディングパッドを形成
して、ＥＦＲＯＭを製造するのは上記第１及び第２の実
施例と同様である。
ンタクト形成法により形成し、この後、通常のＭＯＳ集
積回路の製造方法にしたがって、上記配線パターン２４
上にパッシベーション膜及びポンディングパッドを形成
して、ＥＦＲＯＭを製造するのは上記第１及び第２の実
施例と同様である。
上述したような第３の実施例による製造方法においても
、二層ゲート構造上に絶縁膜と多結晶シリコン層との二
層膜を形成しているために、ソース領域を形成するため
の自己整合的なエツチングと、ドレインコンタクト部の
形成のための自己整合的な加工が同時に行なえる。従っ
て、製造工程７ 数を増やすことなくマスク合わせの余裕を抑えた加工が
でき、微細化、高集積化が容易になる。
、二層ゲート構造上に絶縁膜と多結晶シリコン層との二
層膜を形成しているために、ソース領域を形成するため
の自己整合的なエツチングと、ドレインコンタクト部の
形成のための自己整合的な加工が同時に行なえる。従っ
て、製造工程７ 数を増やすことなくマスク合わせの余裕を抑えた加工が
でき、微細化、高集積化が容易になる。
なお、上記第３の実施例では第６図（０〉及び第７図（
ｅ）に示す工程において、多結晶シリコン層１９を選択
的にエツチングする際、そのすぐ下層の多結晶シリコン
層８もある程度エツチングされて薄く残っているが、多
結晶シリコン層８のこの部分は多結晶シリコン層１９と
ともにエツチングで除去してしまってもよい。この場合
は、帯状のフィールド酸化膜２を選択的に除去してソー
ス領域を露呈する工程（第６図〈ｒ〉、第７図（「）〉
で、絶縁膜７の露呈した部分がエツチングで除去される
ので、制御ゲート電極となる多結晶シリコン層６の一部
が露呈する。しかし、この部分は後に行われる熱酸化と
層間絶縁膜２１の堆積形成により覆われるので、絶縁性
は保たれる。
ｅ）に示す工程において、多結晶シリコン層１９を選択
的にエツチングする際、そのすぐ下層の多結晶シリコン
層８もある程度エツチングされて薄く残っているが、多
結晶シリコン層８のこの部分は多結晶シリコン層１９と
ともにエツチングで除去してしまってもよい。この場合
は、帯状のフィールド酸化膜２を選択的に除去してソー
ス領域を露呈する工程（第６図〈ｒ〉、第７図（「）〉
で、絶縁膜７の露呈した部分がエツチングで除去される
ので、制御ゲート電極となる多結晶シリコン層６の一部
が露呈する。しかし、この部分は後に行われる熱酸化と
層間絶縁膜２１の堆積形成により覆われるので、絶縁性
は保たれる。
なお、上記各実施例では二層ゲート構造のメモリセルト
ランジスタの製造工程を例にとって説明したが、通常（
ゲート電極が一層）のＭＯＳ）ランジスタの製造にも適
用できるのは勿論である。
ランジスタの製造工程を例にとって説明したが、通常（
ゲート電極が一層）のＭＯＳ）ランジスタの製造にも適
用できるのは勿論である。
８
［発明の効果］
以上説明したようにこの発明によれば、二層ゲート構造
上に、絶縁膜と多結晶シリコン膜との二層膜を形成して
いるので、フィールド酸化膜を選択的に除去する工程と
、ドレインコンタクト部形成のための自己整合的な加工
工程とを同時に行なうことができる。よって、製造工捏
数を増やすことなくマスク合わせの余裕を抑えた加工が
でき、微細化、高集積化が容易になる。また、フィール
ド酸化膜を並列な帯状に形成しているので、マスク合わ
せずれが生じた時にソース領域の形成幅が狭まって回路
特性が劣化する恐れもない。
上に、絶縁膜と多結晶シリコン膜との二層膜を形成して
いるので、フィールド酸化膜を選択的に除去する工程と
、ドレインコンタクト部形成のための自己整合的な加工
工程とを同時に行なうことができる。よって、製造工捏
数を増やすことなくマスク合わせの余裕を抑えた加工が
でき、微細化、高集積化が容易になる。また、フィール
ド酸化膜を並列な帯状に形成しているので、マスク合わ
せずれが生じた時にソース領域の形成幅が狭まって回路
特性が劣化する恐れもない。
従って、回路特性の劣化や製造工程の複雑化を招くこと
なく高集積化が可能な半導体装置の製造方法が得られる
。
なく高集積化が可能な半導体装置の製造方法が得られる
。
第１図乃至第３図はそれぞれこの発明の第１の実施例に
係わる半導体装置の製造方法について説明するための図
、゛第４図及び第５図はそれぞれこの発明の第２の実施
例について説明するための９ 図、第６図及び第７図はそれぞれこの発明の第３の実施
例について説明するための図、第８図乃至発１０図はそ
れぞれ従来の半導体装置の製造方法について説明するた
めの図である。 ｌ・・・シリコン基板（半導体基板）、２・・・フィー
ルド酸化膜（第１の絶縁膜）、３・・・ゲート絶縁膜（
第２の絶縁膜）、４・・・多結晶シリコン層（浮遊ゲー
ト電極）、５・・・ゲート絶縁膜（第３の絶縁膜）、６
・・・多結晶シリコン雇（制御ゲート電極）、７・・・
絶縁膜（第４の絶縁膜）、８・・・多結晶シリコン層（
エツチングストラフ膜）、１１・・・ＣＶＤ−８ｉＯ２
膜（第５の絶縁膜）、１４・・・ソース領域、１５・・
・ドレイン低濃度不純物拡散領域（第１の不純物拡散領
域）、１６・・・ドレイン高濃度不純物拡散領域（第２
の不純物拡散領域）、１９・・・多結晶シリコン層（導
電層）、２１・・・層間絶縁膜（第６の絶縁膜）、２４
・・・配線パターン。
係わる半導体装置の製造方法について説明するための図
、゛第４図及び第５図はそれぞれこの発明の第２の実施
例について説明するための９ 図、第６図及び第７図はそれぞれこの発明の第３の実施
例について説明するための図、第８図乃至発１０図はそ
れぞれ従来の半導体装置の製造方法について説明するた
めの図である。 ｌ・・・シリコン基板（半導体基板）、２・・・フィー
ルド酸化膜（第１の絶縁膜）、３・・・ゲート絶縁膜（
第２の絶縁膜）、４・・・多結晶シリコン層（浮遊ゲー
ト電極）、５・・・ゲート絶縁膜（第３の絶縁膜）、６
・・・多結晶シリコン雇（制御ゲート電極）、７・・・
絶縁膜（第４の絶縁膜）、８・・・多結晶シリコン層（
エツチングストラフ膜）、１１・・・ＣＶＤ−８ｉＯ２
膜（第５の絶縁膜）、１４・・・ソース領域、１５・・
・ドレイン低濃度不純物拡散領域（第１の不純物拡散領
域）、１６・・・ドレイン高濃度不純物拡散領域（第２
の不純物拡散領域）、１９・・・多結晶シリコン層（導
電層）、２１・・・層間絶縁膜（第６の絶縁膜）、２４
・・・配線パターン。
Claims (6)
- （１）第１導電型の半導体基板表面に互いに離間して平
行に延在する帯状の第１の絶縁膜を形成する工程と、 前記半導体基板上及び前記第１の絶縁膜上に、前記帯状
の第１の絶縁膜の長手方向と交差するように、第２の絶
縁膜、浮遊ゲート電極、第３の絶縁膜、制御ゲート電極
、第４の絶縁膜、及びこの第４の絶縁膜よりエッチング
速度が遅いエッチングストップ膜から成る積層ゲート構
造を複数本、平行に延在させて形成する工程と、 前記平行に延在させた積層ゲート構造間で且つソース形
成予定領域上に存在する前記第１の絶縁膜を、積層ゲー
ト構造の一端側をマスクの一部として自己整合的に除去
し、ソース形成予定領域の半導体基板を露呈させる工程
と、 前記積層ゲート構造の前記一端側をマスクの一部として
、自己整合的に前記ソース形成予定領域に第２導電型の
不純物を導入する工程と、 前記積層ゲート構造の側壁部に第５の絶縁膜を形成する
工程と、 前記積層ゲート構造の他端側をマスクの一部として、自
己整合的にドレイン形成予定領域に第２導電型の不純物
を導入する工程と、 前記積層ゲート構造の他端側の側壁に形成された前記第
５の絶縁膜をマスクの一部として、自己整合的に前記半
導体基板のドレイン形成予定領域上を露呈させる工程と
、 前記ドレイン露呈領域の表面に接触し且つこのドレイン
領域を挟む隣合った二つの前記積層ゲート構造の各々少
なくともドレイン領域側の側壁の前記第５の絶縁膜を覆
うように導電層を形成する工程と、 全面に第６の絶縁膜を形成する工程と、 前記導電層をストッパとして前記第６の絶縁膜を選択的
に除去することによりコンタクトホールを開孔する工程
と、 このコンタクトホールを含む領域の前記第６の絶縁膜上
に、配線パターンを形成する工程と、を具備することを
特徴とする半導体装置の製造方法。 - （２）前記ソース形成予定領域上の前記第１の絶縁膜の
選択的な除去工程を、前記積層ゲート構造の側壁部に前
記第５の絶縁膜を形成した後で行なうことを特徴とする
請求項１記載の半導体装置の製造方法。 - （３）前記ドレイン領域の形成は、前記第５の絶縁膜を
形成する前に、前記積層ゲート構造のドレイン側の側壁
をマスクの一部として自己整合的に不純物を導入するこ
とにより第２導電型の不純物拡散領域を形成する工程と
、前記第５の絶縁膜を形成した後、前記積層ゲート構造
のドレイン側の側壁に形成された前記第５の絶縁膜をマ
スクの一部として自己整合的に不純物を導入することに
より第２導電型で前記第１の不純物拡散領域より不純物
濃度が高い第２の不純物拡散領域を形成する工程とから
なることを特徴とする請求項１記載の半導体装置の製造
方法。 - （４）前記エッチングストップ膜として、多結晶シリコ
ン層を堆積形成することを特徴とする請求項１記載の半
導体装置の製造方法。 - （５）前記導電層として、多結晶シリコン層を堆積形成
することを特徴とする請求項１記載の半導体装置の製造
方法。 - （６）前記第５の絶縁膜を形成した後、前記エッチング
ストップ膜を除去する工程を更に具備することを特徴と
する請求項１記載の半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1208806A JPH0783066B2 (ja) | 1989-08-11 | 1989-08-11 | 半導体装置の製造方法 |
| US07/564,768 US5019527A (en) | 1989-08-11 | 1990-08-09 | Method of manufacturing non-volatile semiconductor memories, in which selective removal of field oxidation film for forming source region and self-adjusted treatment for forming contact portion are simultaneously performed |
| EP90115398A EP0412558B1 (en) | 1989-08-11 | 1990-08-10 | Method of manufacturing nonvolatile semiconductor memories |
| DE69029618T DE69029618T2 (de) | 1989-08-11 | 1990-08-10 | Verfahren zur Herstellung nichtflüchtiger Halbleiterspeicher |
| KR1019900012364A KR930007754B1 (ko) | 1989-08-11 | 1990-08-11 | 반도체장치의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1208806A JPH0783066B2 (ja) | 1989-08-11 | 1989-08-11 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0372681A true JPH0372681A (ja) | 1991-03-27 |
| JPH0783066B2 JPH0783066B2 (ja) | 1995-09-06 |
Family
ID=16562431
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| EP (1) | EP0412558B1 (ja) |
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| KR (1) | KR930007754B1 (ja) |
| DE (1) | DE69029618T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011211112A (ja) * | 2010-03-30 | 2011-10-20 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
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| JPH03196662A (ja) * | 1989-12-26 | 1991-08-28 | Nec Corp | 半導体集積回路の配線構造およびその製造方法 |
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| EP0528690B1 (en) * | 1991-08-21 | 1998-07-15 | STMicroelectronics, Inc. | Contact alignment for read only memory devices |
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-
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- 1990-08-11 KR KR1019900012364A patent/KR930007754B1/ko not_active Expired - Lifetime
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