JPH05190839A - 静電誘導型半導体装置およびその製造方法 - Google Patents
静電誘導型半導体装置およびその製造方法Info
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- JPH05190839A JPH05190839A JP615892A JP615892A JPH05190839A JP H05190839 A JPH05190839 A JP H05190839A JP 615892 A JP615892 A JP 615892A JP 615892 A JP615892 A JP 615892A JP H05190839 A JPH05190839 A JP H05190839A
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Abstract
(57)【要約】 （修正有）
【目的】 制御電極部のゲート層中にその深さ方向に沿
った溝状の不純物層を形成することにより、高性能にし
て高信頼性の静電誘導型半導体装置を得る。 【構成】 制御電極部を構成するゲート層に深溝１０
ａ，１０ｂを形成し、この深溝の表面に不純物を成膜し
た後に拡散して不純物層を形成するとともに、深溝に沿
って形成された不純物層の表面に金属層１２を成膜す
る。
った溝状の不純物層を形成することにより、高性能にし
て高信頼性の静電誘導型半導体装置を得る。 【構成】 制御電極部を構成するゲート層に深溝１０
ａ，１０ｂを形成し、この深溝の表面に不純物を成膜し
た後に拡散して不純物層を形成するとともに、深溝に沿
って形成された不純物層の表面に金属層１２を成膜す
る。
Description
【０００１】
【産業上の利用分野】本発明は静電誘導型半導体装置お
よび静電誘導型半導体装置の製造方法に関するものであ
る。
よび静電誘導型半導体装置の製造方法に関するものであ
る。
【０００２】
【従来の技術】大容量静止無効電力補償装置（ＳＶ
Ｇ），可変電圧，可変周波数制御装置（ＶＶＶＦ）用に
用いる素子として、例えば、４５００Ｖ×３０００Ａの
ゲートターンオフサイリスタを多重並列に組合せて５〜
１０ＫＨｚ動作で使用されている。そのゲートターンオ
フサイリスタの異常電圧防止のために、スナバーコンデ
ンサは６μＦ程度のものが使われている。従って、非常
に多数のゲートターンオフサイリスタを使う必要がある
場合は、関連装置が非常に大型化し、かつコストもかさ
むこととなる。この原因は５００〜１ＫＨｚで使用する
ゲートターンオフサイリスタを用いているからでる。従
って、このような高周波で高圧，大容量に適した素子と
して、静電誘導型半導体装置である静電誘導サイリスタ
（以下、ＳＩサイリスタと略記する）がある。
Ｇ），可変電圧，可変周波数制御装置（ＶＶＶＦ）用に
用いる素子として、例えば、４５００Ｖ×３０００Ａの
ゲートターンオフサイリスタを多重並列に組合せて５〜
１０ＫＨｚ動作で使用されている。そのゲートターンオ
フサイリスタの異常電圧防止のために、スナバーコンデ
ンサは６μＦ程度のものが使われている。従って、非常
に多数のゲートターンオフサイリスタを使う必要がある
場合は、関連装置が非常に大型化し、かつコストもかさ
むこととなる。この原因は５００〜１ＫＨｚで使用する
ゲートターンオフサイリスタを用いているからでる。従
って、このような高周波で高圧，大容量に適した素子と
して、静電誘導型半導体装置である静電誘導サイリスタ
（以下、ＳＩサイリスタと略記する）がある。
【０００３】ＳＩサイリスタは、導通時、ゲートとゲー
トの間でゲートターンオフサイリスタに比べて１桁以上
せまいカソードチャンネルを通して電流を流し、しゃ断
時は有効的に電流をゲートを通して流してやる構造にな
っており、スイッチング速度はゲートターンオフサイリ
スタよりも速い。このＳＩサイリスタを用いれば高周波
動作で高圧大容量パワー素子の実現が可能となる。この
ように、静電誘導サイリスタは、低損失，高速性の点か
ら優れた電力素子であるが、製造技術の難しさ及び制御
回路の複雑さから実現が遅れている。
トの間でゲートターンオフサイリスタに比べて１桁以上
せまいカソードチャンネルを通して電流を流し、しゃ断
時は有効的に電流をゲートを通して流してやる構造にな
っており、スイッチング速度はゲートターンオフサイリ
スタよりも速い。このＳＩサイリスタを用いれば高周波
動作で高圧大容量パワー素子の実現が可能となる。この
ように、静電誘導サイリスタは、低損失，高速性の点か
ら優れた電力素子であるが、製造技術の難しさ及び制御
回路の複雑さから実現が遅れている。
【０００４】図４は従来の静電誘導サイリスタの構成を
示すもので、この静電誘導サイリスタはＰ層１（アノー
ド層），Ｎ-層２（ベース層），Ｎ層３（カソード層）
およびＰ層４ａ，４ｂ（ゲート層）によって構成されて
いる。ＡはＰ層１に電極５が装着されたアノード電極、
ＫはＮ層３に電極６が装着されたカソード電極、ＧはＰ
層４ａ，４ｂにそれぞれ電極７ａ，７ｂが装着されたゲ
ート電極である。ここで、８はＳｉＯ2からなる絶縁膜
である。Ｐ層１，Ｎ-層２およびＰ層４ａ（４ｂ）によ
ってＰＮ-Ｐトランジスタが形成され、Ｎ-層２，Ｐ層４
ａ（４ｂ）およびＮ層３によって静電誘導トランジスタ
が形成される。
示すもので、この静電誘導サイリスタはＰ層１（アノー
ド層），Ｎ-層２（ベース層），Ｎ層３（カソード層）
およびＰ層４ａ，４ｂ（ゲート層）によって構成されて
いる。ＡはＰ層１に電極５が装着されたアノード電極、
ＫはＮ層３に電極６が装着されたカソード電極、ＧはＰ
層４ａ，４ｂにそれぞれ電極７ａ，７ｂが装着されたゲ
ート電極である。ここで、８はＳｉＯ2からなる絶縁膜
である。Ｐ層１，Ｎ-層２およびＰ層４ａ（４ｂ）によ
ってＰＮ-Ｐトランジスタが形成され、Ｎ-層２，Ｐ層４
ａ（４ｂ）およびＮ層３によって静電誘導トランジスタ
が形成される。
【０００５】第４図の静電誘導サイリスタは、基本的に
はゲート電極Ｇ、カソード電極Ｋ間をゲート電極Ｇ側を
負に（逆バイアス）電圧を印加することによりアノード
電極Ａとカソード電極Ｋ間の特性を阻止状態とするター
ンオフ素子である。この阻止状態は高抵抗の空間電荷層
がＰ−Ｐ層間に形成されることにある。従って、第４図
に示すＰ層４ａ，４ｂ間の幅を狭くしかつＰ層４ａ（４
ｂ）の深さを深くすると、高抵抗層は容易に（低い逆バ
イアス電圧で）形成され、ある値以下（又は以上）にな
ると、ゲート逆バイアスが無い状態でもオフ状態となる
いわゆるノーマルオフ型性能となる。また反対に幅を広
くし、深さを浅くするとノーマルオン状態、いわゆるノ
ーマルオン型性能となる。
はゲート電極Ｇ、カソード電極Ｋ間をゲート電極Ｇ側を
負に（逆バイアス）電圧を印加することによりアノード
電極Ａとカソード電極Ｋ間の特性を阻止状態とするター
ンオフ素子である。この阻止状態は高抵抗の空間電荷層
がＰ−Ｐ層間に形成されることにある。従って、第４図
に示すＰ層４ａ，４ｂ間の幅を狭くしかつＰ層４ａ（４
ｂ）の深さを深くすると、高抵抗層は容易に（低い逆バ
イアス電圧で）形成され、ある値以下（又は以上）にな
ると、ゲート逆バイアスが無い状態でもオフ状態となる
いわゆるノーマルオフ型性能となる。また反対に幅を広
くし、深さを浅くするとノーマルオン状態、いわゆるノ
ーマルオン型性能となる。
【０００６】
【発明が解決しようとする課題】ＳＩサイリスタはゲー
トターンオフサイリスタに比べて非常に狭いカソード面
積を持つ。すなわち、速い速度でオン，オフさせるため
にゲート間隔を狭める必要があった。従って、図４に示
すように、ゲート（Ｐ層４ａ，４ｂ）の面積が非常に大
きくなり、電流を流せるカソード（Ｎ層３）の面積は小
さくなってしまう。
トターンオフサイリスタに比べて非常に狭いカソード面
積を持つ。すなわち、速い速度でオン，オフさせるため
にゲート間隔を狭める必要があった。従って、図４に示
すように、ゲート（Ｐ層４ａ，４ｂ）の面積が非常に大
きくなり、電流を流せるカソード（Ｎ層３）の面積は小
さくなってしまう。
【０００７】例えば、４インチウエハーを用いたゲート
ターンオフサイリスタでは、１２ｃｍ2〜７９ｃｍ2が有
効なカソード面積となるが、従来から使われている拡散
技術を用いて４５００Ｖ耐圧のＳＩサイリスタを作製す
ると、Ｎ-層２（ベース層）へのＰ型ゲート拡散深さを
４０μｍにすると約２ｃｍ2しかとれない。従って、Ｓ
Ｉサイリスタの電流密度はゲートターンオフサイリスタ
の約１．５倍以上とすることができるので、従来の拡散
技術によるＳＩサイリスタは、４インチウエハーを用い
れば、４５００×７５０Ａの素子ができることとなる
が、電流容量においてゲートターンオフサイリスタの約
２５％しかとれなくなってしまう。
ターンオフサイリスタでは、１２ｃｍ2〜７９ｃｍ2が有
効なカソード面積となるが、従来から使われている拡散
技術を用いて４５００Ｖ耐圧のＳＩサイリスタを作製す
ると、Ｎ-層２（ベース層）へのＰ型ゲート拡散深さを
４０μｍにすると約２ｃｍ2しかとれない。従って、Ｓ
Ｉサイリスタの電流密度はゲートターンオフサイリスタ
の約１．５倍以上とすることができるので、従来の拡散
技術によるＳＩサイリスタは、４インチウエハーを用い
れば、４５００×７５０Ａの素子ができることとなる
が、電流容量においてゲートターンオフサイリスタの約
２５％しかとれなくなってしまう。
【０００８】この原因は、従来の拡散技術ではシリコン
（Ｓｉ）上の酸化膜にホトリゾ工程で拡散窓を開け、拡
散炉中でＢ3+をＢ2Ｏ3の形で成膜後高温で押込み酸化を
するからである。このとき、Ｂ3+の拡散がＳｉの結晶面
に対して異方性が悪ければよいが、かなり等方的に拡散
され縦方向の拡散深さをＸｊとすると横方向は０．８Ｘ
ｊだけ拡散される。従って、図４に示すように、深く拡
散すれば横方向にも拡散は広がるため電流を通せるカソ
ード面積は同一寸法のウエハーにおいて減少する。この
ため、高周波動作と大容量とはＳｉ基板の寸法を一定と
すればトレードオフの関係にある。
（Ｓｉ）上の酸化膜にホトリゾ工程で拡散窓を開け、拡
散炉中でＢ3+をＢ2Ｏ3の形で成膜後高温で押込み酸化を
するからである。このとき、Ｂ3+の拡散がＳｉの結晶面
に対して異方性が悪ければよいが、かなり等方的に拡散
され縦方向の拡散深さをＸｊとすると横方向は０．８Ｘ
ｊだけ拡散される。従って、図４に示すように、深く拡
散すれば横方向にも拡散は広がるため電流を通せるカソ
ード面積は同一寸法のウエハーにおいて減少する。この
ため、高周波動作と大容量とはＳｉ基板の寸法を一定と
すればトレードオフの関係にある。
【０００９】本発明は上述の問題点に鑑みてなされたも
ので、その目的は、制御電極部のゲート層中にその深さ
方向に沿った溝状の不純物層を形成することにより、高
性能にして高信頼性の静電誘導型半導体装置を提供する
ことである。
ので、その目的は、制御電極部のゲート層中にその深さ
方向に沿った溝状の不純物層を形成することにより、高
性能にして高信頼性の静電誘導型半導体装置を提供する
ことである。
【００１０】
【課題を解決するための手段】本発明は、上述目的を達
成するために、互に極性の異なる少なくとも２つの半導
体層の間に少なくとも１つの接合を有するウエハーに設
けられた少なくとも２つの主電極部と、前記ウエハーの
１つの半導体層に設けられ該１つの半導体層とは同極性
又は異極性である半導体層を有する制御電極部からなる
半導体装置において、前記制御電極部の半導体層に、該
半導体層の厚さ方向に伸びる不純物層を形成するととも
に、該不純物層の表面に金属層を形成して静電誘導型半
導体装置を構成する。
成するために、互に極性の異なる少なくとも２つの半導
体層の間に少なくとも１つの接合を有するウエハーに設
けられた少なくとも２つの主電極部と、前記ウエハーの
１つの半導体層に設けられ該１つの半導体層とは同極性
又は異極性である半導体層を有する制御電極部からなる
半導体装置において、前記制御電極部の半導体層に、該
半導体層の厚さ方向に伸びる不純物層を形成するととも
に、該不純物層の表面に金属層を形成して静電誘導型半
導体装置を構成する。
【００１１】また、本発明において、互に極性の異なる
少なくとも２つの半導体層の間に少なくとも１つの接合
を有するウエハーに設けられた少なくとも２つの主電極
部と、前記ウエハーの１つの半導体層に設けられ該１つ
の半導体層とは同極性又は異極性である半導体層を有す
る制御電極部からなる半導体装置の前記制御電極部の半
導体層に該半導体層の厚さ方向に伸びる溝を設け、この
溝の表面に沿って拡散源である不純物を成膜した後拡散
押し込みするとともに、この拡散された不純物層の表面
に金属層を成膜して上記静電誘導型半導体装置を作る。
少なくとも２つの半導体層の間に少なくとも１つの接合
を有するウエハーに設けられた少なくとも２つの主電極
部と、前記ウエハーの１つの半導体層に設けられ該１つ
の半導体層とは同極性又は異極性である半導体層を有す
る制御電極部からなる半導体装置の前記制御電極部の半
導体層に該半導体層の厚さ方向に伸びる溝を設け、この
溝の表面に沿って拡散源である不純物を成膜した後拡散
押し込みするとともに、この拡散された不純物層の表面
に金属層を成膜して上記静電誘導型半導体装置を作る。
【００１２】
【作用】制御電極部を構成するゲート層に深溝を形成
し、この深溝の表面に不純物を成膜した後に拡散して不
純物層を形成するものであるから、ゲート層内で幅方の
拡散幅が大きくなることなく、深く拡散できる。従っ
て、カソード面積を広くできるため、その分だけ同一寸
法のウエハーにおいて電圧，電流容量が大きくなる。ま
た、深溝に沿って形成された不純物層の表面に金属層を
成膜するものであるから、空孔などの発生による電流し
ゃ断時の欠陥原因を防止できる。
し、この深溝の表面に不純物を成膜した後に拡散して不
純物層を形成するものであるから、ゲート層内で幅方の
拡散幅が大きくなることなく、深く拡散できる。従っ
て、カソード面積を広くできるため、その分だけ同一寸
法のウエハーにおいて電圧，電流容量が大きくなる。ま
た、深溝に沿って形成された不純物層の表面に金属層を
成膜するものであるから、空孔などの発生による電流し
ゃ断時の欠陥原因を防止できる。
【００１３】
【実施例】以下に本発明の実施例を図１〜図３を参照し
ながら説明する。
ながら説明する。
【００１４】図１は本発明の実施例による静電誘導サイ
リスタを示すもので、同図において図４のものと同一部
材または相当部分には同一符号が付されている。本実施
例のＳＩサイリスタにおいては、Ｐ層４ａ，４ｂ（ゲー
ト層）内に２段深溝１０が形成されており、これらの２
段深溝１０の表面に不純物としての高濃度Ｂ3+ドープポ
リシリコン層１１が形成されているとともに、高濃度Ｂ
3+ドープポリシリコン層１１の表面にはアルミニウムか
ら金属膜１２が形成されている。ここで、２段深溝１０
は、図１と図２に示すように、制御電極部を形成するＰ
層（ゲート層）４の一方の面からその深さ方向に開口す
る第１の溝部１０ａと、この第１の溝部１０ａに連通し
てＰ層（ゲート層）４の深方向に伸びかつ第１の溝部１
０ａの径よりも小なる径を有する第２の溝部１０ｂによ
って構成されている。
リスタを示すもので、同図において図４のものと同一部
材または相当部分には同一符号が付されている。本実施
例のＳＩサイリスタにおいては、Ｐ層４ａ，４ｂ（ゲー
ト層）内に２段深溝１０が形成されており、これらの２
段深溝１０の表面に不純物としての高濃度Ｂ3+ドープポ
リシリコン層１１が形成されているとともに、高濃度Ｂ
3+ドープポリシリコン層１１の表面にはアルミニウムか
ら金属膜１２が形成されている。ここで、２段深溝１０
は、図１と図２に示すように、制御電極部を形成するＰ
層（ゲート層）４の一方の面からその深さ方向に開口す
る第１の溝部１０ａと、この第１の溝部１０ａに連通し
てＰ層（ゲート層）４の深方向に伸びかつ第１の溝部１
０ａの径よりも小なる径を有する第２の溝部１０ｂによ
って構成されている。
【００１５】Ｐ層１（アノード層）と金属層５は主電極
部としてのアノード電極部を構成し、Ｎ+層２（カソー
ド層）と金属層３は主電極としてのカソード電極部を構
成するとともに、Ｐ層４ａ，４ｂ（ゲート層）と不純物
拡散層１１および金属膜１２は制御電極部を構成する。
部としてのアノード電極部を構成し、Ｎ+層２（カソー
ド層）と金属層３は主電極としてのカソード電極部を構
成するとともに、Ｐ層４ａ，４ｂ（ゲート層）と不純物
拡散層１１および金属膜１２は制御電極部を構成する。
【００１６】本実施例では例えば４インチ基板を用いて
４５００Ｖで１０ＫＨｚ動作が可能なＳＩサイリスタを
製作する。この場合、ゲートターンオフサイリスタ
「４．５ＫＶ×３ＫＡ）の約半分以上の電流容量を持つ
素子を実現するための新ゲート（Ｐ型）構造を形成する
方法について述べる。
４５００Ｖで１０ＫＨｚ動作が可能なＳＩサイリスタを
製作する。この場合、ゲートターンオフサイリスタ
「４．５ＫＶ×３ＫＡ）の約半分以上の電流容量を持つ
素子を実現するための新ゲート（Ｐ型）構造を形成する
方法について述べる。
【００１７】４５００Ｖを電圧利得１８０でしゃ断する
にはゲート・カソード間電圧ＶGK＝２５Ｖが必要とな
る。このときのゲート深さは、図１に示すように、約４
０μｍとなり、カソード幅は約１０μｍとなる。また、
４５００Ｖ耐圧に必要なＮ-ベースの厚さは４８０μｍ
以上となる。４インチ基板で４５００Ｖ×１５００Ａの
ＳＩサイリスタを実現するには、従来法によるカソード
面積２ｃｍ2の倍の４ｃｍ2のカソード面積にする必要が
ある。
にはゲート・カソード間電圧ＶGK＝２５Ｖが必要とな
る。このときのゲート深さは、図１に示すように、約４
０μｍとなり、カソード幅は約１０μｍとなる。また、
４５００Ｖ耐圧に必要なＮ-ベースの厚さは４８０μｍ
以上となる。４インチ基板で４５００Ｖ×１５００Ａの
ＳＩサイリスタを実現するには、従来法によるカソード
面積２ｃｍ2の倍の４ｃｍ2のカソード面積にする必要が
ある。
【００１８】そこで図２に示すような２段溝を作製し、
この２段溝表面よりＢ3+を１０〜１５μｍだけ縦方向と
横方向に拡散させる。４５００Ｖ耐圧に必要なＰ型ゲー
ト部分の厚みは７〜１０μｍであるので、Ｂ3+拡散は１
５μｍがよい。このとき横方向には０．８〜０．９Ｘｊ
拡散され、図１に示すようなＰ型ゲートが形成されるこ
とになる。２段深溝１０の形成は、反応性イオンエッチ
ング装置（ＲＩＥ）を用いて行い異方性エッチングと等
方性エッチングを並用して行うことで実現できる。
この２段溝表面よりＢ3+を１０〜１５μｍだけ縦方向と
横方向に拡散させる。４５００Ｖ耐圧に必要なＰ型ゲー
ト部分の厚みは７〜１０μｍであるので、Ｂ3+拡散は１
５μｍがよい。このとき横方向には０．８〜０．９Ｘｊ
拡散され、図１に示すようなＰ型ゲートが形成されるこ
とになる。２段深溝１０の形成は、反応性イオンエッチ
ング装置（ＲＩＥ）を用いて行い異方性エッチングと等
方性エッチングを並用して行うことで実現できる。
【００１９】通常、このような深溝エッチングするとブ
ラックＳｉと呼ばれる異物等が溝の表面上に付着するの
でこれらを除去し、クリーンな表面とした後、高Ｂ3+ド
ープポリシリコンを溝表面上に低圧化学蒸着（ＬＰＣＶ
Ｄ）で成膜し、拡散押し込み後、次にアルミニウムをス
パッタリングで溝に空孔が出来ないように成膜する。こ
のようにして、４５００Ｖ×１５００Ａ（しゃ断電流）
の容量を持つＳＩサイリスタを作製した。作製したＳＩ
サイリスタを１０ＫＨｚで動作させた結果、十分に１５
００Ａの電流をしゃ断することができた。なお、２段深
溝としたのは加工し易くするために、まず径が大きい第
１の溝部１０ａを形成し、次に径の小さい第２の溝部１
０ｂを形成するようにしたものである。
ラックＳｉと呼ばれる異物等が溝の表面上に付着するの
でこれらを除去し、クリーンな表面とした後、高Ｂ3+ド
ープポリシリコンを溝表面上に低圧化学蒸着（ＬＰＣＶ
Ｄ）で成膜し、拡散押し込み後、次にアルミニウムをス
パッタリングで溝に空孔が出来ないように成膜する。こ
のようにして、４５００Ｖ×１５００Ａ（しゃ断電流）
の容量を持つＳＩサイリスタを作製した。作製したＳＩ
サイリスタを１０ＫＨｚで動作させた結果、十分に１５
００Ａの電流をしゃ断することができた。なお、２段深
溝としたのは加工し易くするために、まず径が大きい第
１の溝部１０ａを形成し、次に径の小さい第２の溝部１
０ｂを形成するようにしたものである。
【００２０】上述の製造方法によれば、Ｐ層（ゲート
層）４に２段深溝を形成するものであるから、次の拡散
源であるポリシリコンの溝表面におけるブリッジ形成を
防止でき、均一な拡散が可能である。また、深溝を形成
するものであるから、アルミニウムの成膜時も溝の深部
にもアルミニウムを成膜でき、電流しゃ断時における欠
陥である空孔などの発生を防止できる。従って、新ゲー
ト構造により約２倍の電流容量を持つ高圧大容量で高周
波動作が可能なＳＩサイリスタを実現できる。
層）４に２段深溝を形成するものであるから、次の拡散
源であるポリシリコンの溝表面におけるブリッジ形成を
防止でき、均一な拡散が可能である。また、深溝を形成
するものであるから、アルミニウムの成膜時も溝の深部
にもアルミニウムを成膜でき、電流しゃ断時における欠
陥である空孔などの発生を防止できる。従って、新ゲー
ト構造により約２倍の電流容量を持つ高圧大容量で高周
波動作が可能なＳＩサイリスタを実現できる。
【００２１】なお、本発明においては、溝部の形状は２
段深溝に限定されるものではなく、任意の形状でよい。
段深溝に限定されるものではなく、任意の形状でよい。
【００２２】
【発明の効果】本発明は、以上の如くであって、制御電
極部を構成するゲート層に深溝を形成し、この深溝の表
面に不純物を成膜した後に拡散して不純物層を形成する
ものであるから、ゲート層内で幅方の拡散幅が大きくな
ることなく、深く拡散できる。従って、カソード面積を
広くできるため、その分だけ同一寸法のウエハーにおい
て電圧，電流容量が大きくなるとともに、深溝に沿って
形成された不純物層の表面に金属層を成膜するものであ
るから、空孔などの発生による電流しゃ断時の欠陥原因
を防止でき、高性能にして高信頼性の静電誘導型半導体
装置が得られる。
極部を構成するゲート層に深溝を形成し、この深溝の表
面に不純物を成膜した後に拡散して不純物層を形成する
ものであるから、ゲート層内で幅方の拡散幅が大きくな
ることなく、深く拡散できる。従って、カソード面積を
広くできるため、その分だけ同一寸法のウエハーにおい
て電圧，電流容量が大きくなるとともに、深溝に沿って
形成された不純物層の表面に金属層を成膜するものであ
るから、空孔などの発生による電流しゃ断時の欠陥原因
を防止でき、高性能にして高信頼性の静電誘導型半導体
装置が得られる。
【図１】本発明の実施例による静電誘導型半導体装置の
正断面図。
正断面図。
【図２】本発明の実施例による静電誘導型半導体装置の
製造工程を示す正断面図。
製造工程を示す正断面図。
【図３】本発明の実施例による静電誘導型半導体装置の
製造工程を示す正断面図。
製造工程を示す正断面図。
【図４】従来の静電誘導型半導体装置の正断面図。
１…Ｐ層（アノード層）、２…Ｎ-層（ベース層）、３
…Ｎ層（カソード層）、４ａ，４ｂ…Ｐ層（ゲート
層）、５，６…金属層、１０…２段深溝、１０ａ…第１
の溝部、１０ｂ…第２の溝部、１１…不純物層であるＰ
型ポリシリコン層、１２…アルミニウム層、Ａ…主電極
部であるアノード電極、Ｋ…主電極部であるカソード電
極、Ｇ…制御電極であるゲート電極。
…Ｎ層（カソード層）、４ａ，４ｂ…Ｐ層（ゲート
層）、５，６…金属層、１０…２段深溝、１０ａ…第１
の溝部、１０ｂ…第２の溝部、１１…不純物層であるＰ
型ポリシリコン層、１２…アルミニウム層、Ａ…主電極
部であるアノード電極、Ｋ…主電極部であるカソード電
極、Ｇ…制御電極であるゲート電極。
フロントページの続き (72)発明者 川村 貴保 東京都品川区大崎２丁目１番17号 株式会 社明電舎内
Claims (4)
- 【請求項１】 互に極性の異なる少なくとも２つの半導
体層の間に少なくとも１つの接合を有するウエハーに設
けられた少なくとも２つの主電極部と、前記ウエハーの
１つの半導体層に設けられ該１つの半導体層とは同極性
又は異極性である半導体層を有する制御電極部からなる
半導体装置において、前記制御電極部の半導体層に、該
半導体層の厚さ方向に伸びる不純物層を形成するととも
に、該不純物層の表面に金属層を形成して構成したこと
を特徴とする静電誘導型半導体装置。 - 【請求項２】 互に極性の異なる少なくとも２つの半導
体層の間に少なくとも１つの接合を有するウエハーに設
けられた少なくとも２つの主電極部と、前記ウエハーの
１つの半導体層に設けられ該１つの半導体層とは同極性
又は異極性である半導体層を有する制御電極部からなる
半導体装置において、前記制御電極部の半導体層に該半
導体層の厚さ方向に沿って段付溝状不純物層を形成する
と共に、該不純物層の上に該不純物層の深さ方向に沿っ
て金属層を形成したことを特徴とする静電誘導型半導体
装置。 - 【請求項３】 互に極性の異なる少なくとも２つの半導
体層の間に少なくとも１つの接合を有するウエハーに設
けられた少なくとも２つの主電極部と、前記ウエハーの
１つの半導体層に設けられ該１つの半導体層とは同極性
又は異極性である半導体層を有する制御電極部からなる
半導体装置の前記制御電極部の半導体層に該半導体層の
厚さ方向に伸びる溝を設け、この溝の表面に沿って拡散
源である不純物を成膜した後拡散押し込みするととも
に、この拡散された不純物層の表面に金属層を成膜する
ことを特徴とする静電誘導型半導体装置の製造方法。 - 【請求項４】 互に極性の異なる少なくとも２つの半導
体層の間に少なくとも１つの接合を有するウエハーに設
けられた少なくとも２つの主電極部と、前記ウエハーの
１つの半導体層に設けられ該１つの半導体層とは同極性
又は異極性である半導体層を有する制御電極部からなる
半導体装置の前記制御電極部の半導体層に該半導体層の
厚さ方向に次第に径が小になる段付溝を設け、この段付
溝の表面に沿って拡散源である不純物を成膜した後押し
込み拡散して不純物層を形成し、この拡散された不純物
層の表面に金属層を成膜することを特徴とする静電誘導
型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00615892A JP3153826B2 (ja) | 1992-01-17 | 1992-01-17 | 静電誘導型半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00615892A JP3153826B2 (ja) | 1992-01-17 | 1992-01-17 | 静電誘導型半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05190839A true JPH05190839A (ja) | 1993-07-30 |
| JP3153826B2 JP3153826B2 (ja) | 2001-04-09 |
Family
ID=11630724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00615892A Expired - Fee Related JP3153826B2 (ja) | 1992-01-17 | 1992-01-17 | 静電誘導型半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3153826B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6137124A (en) * | 1996-11-20 | 2000-10-24 | Robert Bosch Gmbh | Integrated vertical semiconductor component |
-
1992
- 1992-01-17 JP JP00615892A patent/JP3153826B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6137124A (en) * | 1996-11-20 | 2000-10-24 | Robert Bosch Gmbh | Integrated vertical semiconductor component |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3153826B2 (ja) | 2001-04-09 |
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