JPH05190856A - 半導体装置及び半導体装置の製造方法 - Google Patents
半導体装置及び半導体装置の製造方法Info
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- JPH05190856A JPH05190856A JP4001442A JP144292A JPH05190856A JP H05190856 A JPH05190856 A JP H05190856A JP 4001442 A JP4001442 A JP 4001442A JP 144292 A JP144292 A JP 144292A JP H05190856 A JPH05190856 A JP H05190856A
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Abstract
(57)【要約】
【目的】本発明は、ＴＦＴチャネル部を薄くかつＴＦＴ
ソース・ドレイン部を厚く形成できかつ、ソース・ドレ
イン・及びオフセットがゲート電極に対し、自己整合的
に形成でき、特性にばらつきが少ない、信頼性が高い下
ゲート構造ＴＦＴトランジスタを供給することにある。 【構成】下ゲート構造のＴＦＴトランジスタにおいて、
チャネル部の膜厚がソース・ドレイン部の膜厚より薄く
形成され、かつゲート電極に対してソース・ドレインが
自己整合的に形成され、かつ、オフセットが自己整合的
に形成されていることを特徴とする。
ソース・ドレイン部を厚く形成できかつ、ソース・ドレ
イン・及びオフセットがゲート電極に対し、自己整合的
に形成でき、特性にばらつきが少ない、信頼性が高い下
ゲート構造ＴＦＴトランジスタを供給することにある。 【構成】下ゲート構造のＴＦＴトランジスタにおいて、
チャネル部の膜厚がソース・ドレイン部の膜厚より薄く
形成され、かつゲート電極に対してソース・ドレインが
自己整合的に形成され、かつ、オフセットが自己整合的
に形成されていることを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の中でもＴ
ＦＴトランジスタの構造に関する。
ＦＴトランジスタの構造に関する。
【０００２】
【従来の技術】現在、メモリーの分野で広く使われてい
るＳＲＡＭの特徴の一つとして、バッテリーバックアッ
プが可能な低待機時電流があげられる。従来のＳＲＡＭ
では高抵抗負荷型セルを用いてその負荷となるポリシリ
コンの抵抗値を高くすることにより、待機時電流を低く
抑えてきた。ところが、４ＭＳＲＡＭで１ＭＳＲＡＭと
同程度の待機時電流を要求した場合、セル１個当りの待
機時電流は４分の１とする必要があるが、その場合の供
給電流はセルノードリーク電流と同程度またはそれ以下
となるため、情報保持が難しくなり、データ保持特性の
劣化が起こる。
るＳＲＡＭの特徴の一つとして、バッテリーバックアッ
プが可能な低待機時電流があげられる。従来のＳＲＡＭ
では高抵抗負荷型セルを用いてその負荷となるポリシリ
コンの抵抗値を高くすることにより、待機時電流を低く
抑えてきた。ところが、４ＭＳＲＡＭで１ＭＳＲＡＭと
同程度の待機時電流を要求した場合、セル１個当りの待
機時電流は４分の１とする必要があるが、その場合の供
給電流はセルノードリーク電流と同程度またはそれ以下
となるため、情報保持が難しくなり、データ保持特性の
劣化が起こる。
【０００３】そこで、高集積化しても待機時電流が低く
かつデータ保持特性も十分なセルとして登場したのが、
ｐＭＯＳ負荷型セルと呼ばれるものである。これは負荷
となるｐＭＯＳトランジスタをｎＭＯＳトランジスタの
上に積み上げたもので完全ｃＭＯＳ型と比較してもさら
に高集積化がはかれるという利点がある。
かつデータ保持特性も十分なセルとして登場したのが、
ｐＭＯＳ負荷型セルと呼ばれるものである。これは負荷
となるｐＭＯＳトランジスタをｎＭＯＳトランジスタの
上に積み上げたもので完全ｃＭＯＳ型と比較してもさら
に高集積化がはかれるという利点がある。
【０００４】このｐＭＯＳトランジスタはソース・ドレ
イン・チャネル部を薄膜シリコン層で形成するＴＦＴ
（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）構造を
取っている。またＳＲＡＭにおいてはメモリーセル設計
上の制約等によりゲート電極が下に位置する下ゲート構
造と呼ばれる構造が広く用いられている。
イン・チャネル部を薄膜シリコン層で形成するＴＦＴ
（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）構造を
取っている。またＳＲＡＭにおいてはメモリーセル設計
上の制約等によりゲート電極が下に位置する下ゲート構
造と呼ばれる構造が広く用いられている。
【０００５】この下ゲート構造のＴＦＴトランジスタの
製造方法を図２を用いて説明する。まず、半導体基板２
０１にＣＶＤ法等によりシリコン酸化膜２０２を形成
（図２（ａ））、ＣＶＤ法によりポリシリコン膜を形
成、不純物を導入後、フォトリソグラフィによりポジレ
ジストを用いてエッチングによりゲート電極２０３を形
成する。（図２（ｂ））次にＣＶＤ法または酸化法によ
りゲート酸化膜２０４を形成後、ＣＶＤ法等によりポリ
シリコン膜２０５を形成（図２（ｃ））、レジストをマ
スクに不純物をイオン注入してソース・ドレイン部２０
６を形成する。（図２（ｄ））このとき不純物をドープ
していない２０７はチャネル部となる。最後に、全面に
シリコン酸化膜２０８を形成後、フッ酸またはフッ酸と
フッ化アンモニウムによるウエットエッチングによりコ
ンタクトの開孔を行いアルミ配線２０９を形成する。
（図２（ｅ））
製造方法を図２を用いて説明する。まず、半導体基板２
０１にＣＶＤ法等によりシリコン酸化膜２０２を形成
（図２（ａ））、ＣＶＤ法によりポリシリコン膜を形
成、不純物を導入後、フォトリソグラフィによりポジレ
ジストを用いてエッチングによりゲート電極２０３を形
成する。（図２（ｂ））次にＣＶＤ法または酸化法によ
りゲート酸化膜２０４を形成後、ＣＶＤ法等によりポリ
シリコン膜２０５を形成（図２（ｃ））、レジストをマ
スクに不純物をイオン注入してソース・ドレイン部２０
６を形成する。（図２（ｄ））このとき不純物をドープ
していない２０７はチャネル部となる。最後に、全面に
シリコン酸化膜２０８を形成後、フッ酸またはフッ酸と
フッ化アンモニウムによるウエットエッチングによりコ
ンタクトの開孔を行いアルミ配線２０９を形成する。
（図２（ｅ））
【０００６】
【発明が解決しようとする課題】ところで、このＴＦＴ
をＳＲＡＭのメモリーセルに用いる場合、まず、ＴＦＴ
に要求される特性としてオフ電流の低減がある。これは
先にも述べたＳＲＡＭの待機時電流に直接効いてくる。
このオフ電流を低減する一つの方法としてはＴＦＴのチ
ャネル部の膜厚を薄くすることが非常に効果的である。
をＳＲＡＭのメモリーセルに用いる場合、まず、ＴＦＴ
に要求される特性としてオフ電流の低減がある。これは
先にも述べたＳＲＡＭの待機時電流に直接効いてくる。
このオフ電流を低減する一つの方法としてはＴＦＴのチ
ャネル部の膜厚を薄くすることが非常に効果的である。
【０００７】一方、このＴＦＴのバルク部（ソ−ス・ド
レイン・チャネル部）を配線として使用する場合に、要
求される特性としてはシート抵抗の低減がある。この配
線部の抵抗は回路のスピードに効いてくる。配線として
使用できるシート抵抗を確保するためには、不純物濃度
を増やす方法もあるが、ある程度の膜厚も必要である。
また、ソース・ドレイン部が薄い場合、配線層をつなぐ
際のコンタクトの開孔は直接ドライエッチングは行えな
いため、下層配線でつなぐまたは図４の説明で述べたよ
うなウエットエッチングで開孔するという手段をとって
いた。
レイン・チャネル部）を配線として使用する場合に、要
求される特性としてはシート抵抗の低減がある。この配
線部の抵抗は回路のスピードに効いてくる。配線として
使用できるシート抵抗を確保するためには、不純物濃度
を増やす方法もあるが、ある程度の膜厚も必要である。
また、ソース・ドレイン部が薄い場合、配線層をつなぐ
際のコンタクトの開孔は直接ドライエッチングは行えな
いため、下層配線でつなぐまたは図４の説明で述べたよ
うなウエットエッチングで開孔するという手段をとって
いた。
【０００８】以上に述べたように、ＴＦＴではチャネル
部は薄く、ＴＦＴのソース・ドレイン部は厚く形成する
のが理想であるのだが従来技術ではソース・ドレイン・
チャネル部を同時に形成しているため、膜厚は同一にな
ってしまう。
部は薄く、ＴＦＴのソース・ドレイン部は厚く形成する
のが理想であるのだが従来技術ではソース・ドレイン・
チャネル部を同時に形成しているため、膜厚は同一にな
ってしまう。
【０００９】また、従来技術ではＴＦＴのソース・ドレ
イン部までの距離、及びオフセット長は、従来、フォト
精度及び合わせ精度によりばらつきが生じ、その結果、
ＴＦＴ特性にもばらつきが生じていた。
イン部までの距離、及びオフセット長は、従来、フォト
精度及び合わせ精度によりばらつきが生じ、その結果、
ＴＦＴ特性にもばらつきが生じていた。
【００１０】そこで本発明はこのような諸問題を解決す
るもので、その目的とするところはＴＦＴチャネル部を
薄くかつＴＦＴソース・ドレイン部を厚く形成できる下
ゲート構造ＴＦＴトランジスタを供給することにある。
るもので、その目的とするところはＴＦＴチャネル部を
薄くかつＴＦＴソース・ドレイン部を厚く形成できる下
ゲート構造ＴＦＴトランジスタを供給することにある。
【００１１】かつ、ソース・ドレイン部及びオフセット
がゲート電極に対し、自己整合的に形成でき、ばらつき
の少ない下ゲート構造ＴＦＴトランジスタを供給するこ
とにある。
がゲート電極に対し、自己整合的に形成でき、ばらつき
の少ない下ゲート構造ＴＦＴトランジスタを供給するこ
とにある。
【００１２】
【課題を解決するための手段】本発明の半導体装置は、
下ゲート構造のＴＦＴトランジスタにおいて、チャネル
部の膜厚が薄くソース・ドレイン部の膜厚が厚く形成さ
れていることを特徴とする。
下ゲート構造のＴＦＴトランジスタにおいて、チャネル
部の膜厚が薄くソース・ドレイン部の膜厚が厚く形成さ
れていることを特徴とする。
【００１３】本発明の半導体装置の製造方法は、下ゲー
ト構造のＴＦＴトランジスタにおいて、半導体基板上に
第１絶縁膜を形成する工程、前記第１絶縁膜上に第１半
導体膜を形成後、所望のパターニングを行う工程、前記
パターニングした第１半導体膜上に第２絶縁膜を形成
後、所望のパターニングを行う工程、前記パターニング
した第１半導体膜及び第２絶縁膜上に第１半導体膜を形
成する工程、熱処理を行う工程、からなることを特徴と
する。
ト構造のＴＦＴトランジスタにおいて、半導体基板上に
第１絶縁膜を形成する工程、前記第１絶縁膜上に第１半
導体膜を形成後、所望のパターニングを行う工程、前記
パターニングした第１半導体膜上に第２絶縁膜を形成
後、所望のパターニングを行う工程、前記パターニング
した第１半導体膜及び第２絶縁膜上に第１半導体膜を形
成する工程、熱処理を行う工程、からなることを特徴と
する。
【００１４】また、熱処理工程でレーザーアニール処理
を行うことを特徴とする。
を行うことを特徴とする。
【００１５】
【実施例】以下、本発明について実施例にもとづき、詳
細に説明する。
細に説明する。
【００１６】図１は、本発明の実施例を工程順に示す図
である。
である。
【００１７】まず、半導体基板１０１の全面にＣＶＤ法
または熱酸化によりシリコン酸化膜１０２を１００〜１
０００ｎｍ形成した後、ＬＰＣＶＤ法によりモノシラン
雰囲気中、６００〜６４０℃でポリシリコン膜１０３を
２０〜３００ｎｍ形成する。続いて、ポリシリコン膜全
面にＰ型不純物であるＢＦ2 +またはＢ+、またはＮ型不
純物であるＰ+またはＡｓ+をドーズ量１×１０14〜１×
１０16、エネルギー３０〜１２０ｋｅｖでイオン注入ま
たは熱拡散法により不純物を導入後、フォトリソグラフ
ィ、エッチングによりをパターニングする。（図１
（ａ））次に全面に熱酸化またはＣＶＤ法によりシリコ
ン酸化膜１０４を１０〜１００ｎｍ形成後、フォトリソ
グラフィ、エッチングによりをパターニングする。（図
１（ｂ））続いて、ＬＰＣＶＤ法によりモノシラン雰囲
気中、６００〜６４０℃でポリシリコン膜１０３を２０
〜３００ｎｍ形成する。（図１（ｃ））その後、熱アニ
ール（７００〜１０００℃、３０分〜１時間）またはラ
ンプアニール（９００〜１１００℃、１０秒〜３０秒）
またはレーザーアニールにより、ポリシリコン膜１０３
の不純物をポリシリコン膜１０５の一部に拡散させＴＦ
Ｔのソース・ドレイン部を形成する。（図１（ｄ））さ
らにポリシリコン酸化膜１０６を形成、ウエットまたは
ドライエッチングによりコンタクトを開孔後、アルミ配
線１０７を接続する。（図１（ｅ））上述の工程により
出来上がった半導体装置によれば、チャネル部が薄く形
成できるので、 チャネル部ポリシリコン全体に空乏層が広がり移動度
が上がる等の作用により、 トランジスタ特性が向上す
る。
または熱酸化によりシリコン酸化膜１０２を１００〜１
０００ｎｍ形成した後、ＬＰＣＶＤ法によりモノシラン
雰囲気中、６００〜６４０℃でポリシリコン膜１０３を
２０〜３００ｎｍ形成する。続いて、ポリシリコン膜全
面にＰ型不純物であるＢＦ2 +またはＢ+、またはＮ型不
純物であるＰ+またはＡｓ+をドーズ量１×１０14〜１×
１０16、エネルギー３０〜１２０ｋｅｖでイオン注入ま
たは熱拡散法により不純物を導入後、フォトリソグラフ
ィ、エッチングによりをパターニングする。（図１
（ａ））次に全面に熱酸化またはＣＶＤ法によりシリコ
ン酸化膜１０４を１０〜１００ｎｍ形成後、フォトリソ
グラフィ、エッチングによりをパターニングする。（図
１（ｂ））続いて、ＬＰＣＶＤ法によりモノシラン雰囲
気中、６００〜６４０℃でポリシリコン膜１０３を２０
〜３００ｎｍ形成する。（図１（ｃ））その後、熱アニ
ール（７００〜１０００℃、３０分〜１時間）またはラ
ンプアニール（９００〜１１００℃、１０秒〜３０秒）
またはレーザーアニールにより、ポリシリコン膜１０３
の不純物をポリシリコン膜１０５の一部に拡散させＴＦ
Ｔのソース・ドレイン部を形成する。（図１（ｄ））さ
らにポリシリコン酸化膜１０６を形成、ウエットまたは
ドライエッチングによりコンタクトを開孔後、アルミ配
線１０７を接続する。（図１（ｅ））上述の工程により
出来上がった半導体装置によれば、チャネル部が薄く形
成できるので、 チャネル部ポリシリコン全体に空乏層が広がり移動度
が上がる等の作用により、 トランジスタ特性が向上す
る。
【００１８】また、ソース・ドレイン部が厚く形成でき
るので、 ソース・ドレイン部のシート抵抗が下がるため、ＴＦ
Ｔバルク層を配線層として使っても電圧が下がらない安
定なメモリーセルが作れる。
るので、 ソース・ドレイン部のシート抵抗が下がるため、ＴＦ
Ｔバルク層を配線層として使っても電圧が下がらない安
定なメモリーセルが作れる。
【００１９】ソース・ドレイン部に上部配線のため、
下層に一旦落とす必要がなくなりパターンに余裕がで
き、配線に応用が効く。
下層に一旦落とす必要がなくなりパターンに余裕がで
き、配線に応用が効く。
【００２０】ソース・ドレイン部に上部配線のための
コンタクトを開孔する場合にドライエッチング処理も可
能となるため、コンタクトまわりのルールに余裕が出
る。
コンタクトを開孔する場合にドライエッチング処理も可
能となるため、コンタクトまわりのルールに余裕が出
る。
【００２１】といった効果がある。
【００２２】また、図１（ａ）のパターニング寸法を調
節することにより、 ソース・ドレイン部をゲート電極に対して自己整合的
に形成できるので、ばらつきが小さいトランジスタを形
成することが出来る。
節することにより、 ソース・ドレイン部をゲート電極に対して自己整合的
に形成できるので、ばらつきが小さいトランジスタを形
成することが出来る。
【００２３】と、同様に、 オフセット長がゲート電極に対して自己整合的に形成
できるので、ばらつきが小さくかつリーク電流が小さい
トランジスタを形成できる。
できるので、ばらつきが小さくかつリーク電流が小さい
トランジスタを形成できる。
【００２４】その結果として、 ＳＲＡＭにＴＦＴを用いた場合、待機時電流が小さく
かつ、ばらつきの小さなものが作れる。
かつ、ばらつきの小さなものが作れる。
【００２５】また、ポリシリコン１０３、ポリシリコン
１０５間の不純物拡散により、ソース・ドレイン部を形
成する際、レーザーアニール処理を行なうことによりシ
リコンの接合部における結晶欠陥を減少できる。その結
果、 リーク電流の少ないすなわちＳＲＡＭにしたときの待
機時電流が少ないＴＦＴを形成することができる。
１０５間の不純物拡散により、ソース・ドレイン部を形
成する際、レーザーアニール処理を行なうことによりシ
リコンの接合部における結晶欠陥を減少できる。その結
果、 リーク電流の少ないすなわちＳＲＡＭにしたときの待
機時電流が少ないＴＦＴを形成することができる。
【００２６】また、図１（ａ）のパターン時にゲート電
極とソース・ドレインの距離を調節することにより、 ソース側、ドレイン側のオフセット長を別個に調節で
きる。
極とソース・ドレインの距離を調節することにより、 ソース側、ドレイン側のオフセット長を別個に調節で
きる。
【００２７】また、図１（ｂ）において、ゲート膜とな
るシリコン酸化膜をＣＶＤでも形成できるので、ガラス
基板上に形成することもできるため、応用範囲が広が
る。
るシリコン酸化膜をＣＶＤでも形成できるので、ガラス
基板上に形成することもできるため、応用範囲が広が
る。
【００２８】また、本実施例では、ＴＦＴチャネル部に
不純物を導入していないが、Ｐ型またはＮ型不純物を導
入しても同様な効果が得られる。
不純物を導入していないが、Ｐ型またはＮ型不純物を導
入しても同様な効果が得られる。
【００２９】また、本実施例ではポリシリコン膜の形成
をモノシラン雰囲気中６００〜６４０℃で形成したが、
モノシラン雰囲気中、４５０〜６００℃で形成しても同
様な効果が得られる。またジシラン雰囲気中４００〜６
００℃で形成しても同様な効果が得られる。さらに５０
０〜９００℃の熱処理を施しても同様な効果が得られ
る。
をモノシラン雰囲気中６００〜６４０℃で形成したが、
モノシラン雰囲気中、４５０〜６００℃で形成しても同
様な効果が得られる。またジシラン雰囲気中４００〜６
００℃で形成しても同様な効果が得られる。さらに５０
０〜９００℃の熱処理を施しても同様な効果が得られ
る。
【００３０】また、先に述べたようにガラス基板上に形
成しても同様な効果が得られる。
成しても同様な効果が得られる。
【００３１】また、本実施例でポリシリコン膜１０３の
パターニングが通常のフォトでは難しい場合は、エキシ
マレーザー露光またはＥＢ露光でパターニングしても同
様な効果が得られる。
パターニングが通常のフォトでは難しい場合は、エキシ
マレーザー露光またはＥＢ露光でパターニングしても同
様な効果が得られる。
【００３２】
【発明の効果】本発明によれば、チャネル部が薄くソー
ス・ドレイン部が厚いのでＴＦＴ特性が向上しかつソー
ス・ドレイン部の抵抗が小さく配線に自由のきく下ゲー
ト構造ＴＦＴが供給できる。
ス・ドレイン部が厚いのでＴＦＴ特性が向上しかつソー
ス・ドレイン部の抵抗が小さく配線に自由のきく下ゲー
ト構造ＴＦＴが供給できる。
【００３３】また、ゲート電極に対してソース・ドレイ
ン部およびオフセットが自己整合的に形成できるため特
性にばらつきの小さい下ゲート構造ＴＦＴが提供でき
る。
ン部およびオフセットが自己整合的に形成できるため特
性にばらつきの小さい下ゲート構造ＴＦＴが提供でき
る。
【図１】本発明半導体装置の製造方法の一実施例を示す
工程順断面図。
工程順断面図。
【図２】従来半導体装置の製造方法の一実施例を示す工
程順断面図。
程順断面図。
１０１、２０１
・・・半導体基板 １０２、１０４、１０６、２０２、２０４、２０８ ・
・・シリコン酸化膜 １０３、１０５、２０３、２０５ ・
・・ポリシリコン膜 ２０６ ・・・ＴＦＴ
ソース・ドレイン部 ２０７ ・・
・ＴＦＴチャネル部 １０７、２０９
・・・アルミ配線
・・・半導体基板 １０２、１０４、１０６、２０２、２０４、２０８ ・
・・シリコン酸化膜 １０３、１０５、２０３、２０５ ・
・・ポリシリコン膜 ２０６ ・・・ＴＦＴ
ソース・ドレイン部 ２０７ ・・
・ＴＦＴチャネル部 １０７、２０９
・・・アルミ配線
Claims (3)
- 【請求項１】下ゲート構造のＴＦＴトランジスタにおい
て、チャネル部の膜厚が薄くソース・ドレイン部の膜厚
が厚く形成されていることを特徴とする半導体装置。 - 【請求項２】下ゲート構造のＴＦＴトランジスタにおい
て、半導体基板上に第１絶縁膜を形成する工程、前記第
１絶縁膜上に第１半導体膜を形成後、所望のパターニン
グを行う工程、前記パターニングした第１半導体膜上に
第２絶縁膜を形成後、所望のパターニングを行う工程、
前記パターニングした第１半導体膜及び第２絶縁膜上に
第１半導体膜を形成する工程、熱処理を行う工程、から
なることを特徴とする半導体装置の製造方法。 - 【請求項３】請求項２記載の半導体装置の製造方法にお
いて、熱処理工程でレーザーアニール処理を行うことを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4001442A JPH05190856A (ja) | 1992-01-08 | 1992-01-08 | 半導体装置及び半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4001442A JPH05190856A (ja) | 1992-01-08 | 1992-01-08 | 半導体装置及び半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05190856A true JPH05190856A (ja) | 1993-07-30 |
Family
ID=11501560
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4001442A Pending JPH05190856A (ja) | 1992-01-08 | 1992-01-08 | 半導体装置及び半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05190856A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001095384A1 (en) * | 2000-06-03 | 2001-12-13 | The University Of Liverpool | A method of electronic component fabrication and an electronic component |
| US7772053B2 (en) | 2006-12-15 | 2010-08-10 | Renesas Technology Corp. | Method for fabrication of semiconductor device |
-
1992
- 1992-01-08 JP JP4001442A patent/JPH05190856A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001095384A1 (en) * | 2000-06-03 | 2001-12-13 | The University Of Liverpool | A method of electronic component fabrication and an electronic component |
| US6818486B2 (en) | 2000-06-03 | 2004-11-16 | The University Of Liverpool | Method of electronic component fabrication and an electronic component |
| US7772053B2 (en) | 2006-12-15 | 2010-08-10 | Renesas Technology Corp. | Method for fabrication of semiconductor device |
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