JPH05191268A - 論理ゲート構造及びその製造方法 - Google Patents
論理ゲート構造及びその製造方法Info
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- JPH05191268A JPH05191268A JP4108652A JP10865292A JPH05191268A JP H05191268 A JPH05191268 A JP H05191268A JP 4108652 A JP4108652 A JP 4108652A JP 10865292 A JP10865292 A JP 10865292A JP H05191268 A JPH05191268 A JP H05191268A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 ２以上の論理機能のうちの選択された１つを
実行するように変更できる超小型論理ゲート構造及びそ
の製造方法を提供する。 【構成】 ＮＡＮＤのような第１の論理機能を通常は実
行するために、複数のＦＥＴ Ｑ0 ＡからＱn-1 Ａ及び
Ｑ0 ＢからＱn-1 Ｂが、構造１０中に配置されている。
ＮＯＲのような第２の論理機能を実行するために、この
構造１０が、各ＦＥＴが印加ゲート電圧の全ての論理値
に対して一定の理論状態（常時ＯＮあるいはＯＦＦ）を
維持するように所定のイオン種の十分なイオンでＦＥＴ
の少なくとも１つのチャネル領域を選択的にイオン注入
されることにより、変換される。別に、論理状態の１つ
が、「スタックハイ」（常時論理高出力）あるいは「ス
タックロウ」（常時論理低出力）にされる。チャネルへ
のイオン注入は実質的に検出不能であり、この構造１０
をリバースエンジニアリングに対して高耐性にすること
ができる。
実行するように変更できる超小型論理ゲート構造及びそ
の製造方法を提供する。 【構成】 ＮＡＮＤのような第１の論理機能を通常は実
行するために、複数のＦＥＴ Ｑ0 ＡからＱn-1 Ａ及び
Ｑ0 ＢからＱn-1 Ｂが、構造１０中に配置されている。
ＮＯＲのような第２の論理機能を実行するために、この
構造１０が、各ＦＥＴが印加ゲート電圧の全ての論理値
に対して一定の理論状態（常時ＯＮあるいはＯＦＦ）を
維持するように所定のイオン種の十分なイオンでＦＥＴ
の少なくとも１つのチャネル領域を選択的にイオン注入
されることにより、変換される。別に、論理状態の１つ
が、「スタックハイ」（常時論理高出力）あるいは「ス
タックロウ」（常時論理低出力）にされる。チャネルへ
のイオン注入は実質的に検出不能であり、この構造１０
をリバースエンジニアリングに対して高耐性にすること
ができる。
Description
【０００１】
【産業上の利用分野】本発明は、２以上の論理機能のう
ちの選択した１つを実行するように実質的に検出不能の
方法で変換できる超小型論理ゲート構造及びその製造方
法に関する。
ちの選択した１つを実行するように実質的に検出不能の
方法で変換できる超小型論理ゲート構造及びその製造方
法に関する。
【０００２】
【従来の技術】超小型電子部品の生産における激しい競
争と安全のために、「リバースエンジニア」を行なうこ
とが難しい「安全な」論理回路が要求されていた。リバ
ースエンジニアリングは、集積回路がコピーされるかあ
るいは信用を失わせるようにその詳細な構造を決定し、
超小型集積回路の分析を行なうことである。
争と安全のために、「リバースエンジニア」を行なうこ
とが難しい「安全な」論理回路が要求されていた。リバ
ースエンジニアリングは、集積回路がコピーされるかあ
るいは信用を失わせるようにその詳細な構造を決定し、
超小型集積回路の分析を行なうことである。
【０００３】無断複製及び／又は使用に対してハードウ
ェア集積回路あるいは超小型電子回路を保護する方法
は、１９８８年８月２３日にF. Ozdemir et al. に発行
され、本発明の譲受人であるHughes Aircraft Company
に譲渡された米国特許第４，７６６，５１６号、「無断
複製及び使用から集積回路を保護する方法及び装置」に
記載されている。この開示された技術によれば集積回路
（ＩＣ）の機能には貢献しないが、複写、分析あるいは
他の無断使用が行なわれた場合にＩＣが正常に機能する
ことを禁止する少なくとも１つの付加的回路素子が全て
のＩＣに組み込まれている。この付加的回路素子の内容
は、見かけの素子の外観を成しているが、コピー者には
容易には見えないがそれらの素子を別の方法で機能させ
る物理的修正を加えることによって隠されている。この
修正は、好適には集束イオンビーム（ＦＩＢ）あるいは
レーザビームによって行なわれる金属接続線中の極細開
路カット；格子構造を乱すこと、あるいは好適にはＦＩ
Ｂによって半導体領域のドーピングレベルを変更するこ
と；及び好適には電子ビームによって電荷を半導体領域
中に注入することを含んでいる。
ェア集積回路あるいは超小型電子回路を保護する方法
は、１９８８年８月２３日にF. Ozdemir et al. に発行
され、本発明の譲受人であるHughes Aircraft Company
に譲渡された米国特許第４，７６６，５１６号、「無断
複製及び使用から集積回路を保護する方法及び装置」に
記載されている。この開示された技術によれば集積回路
（ＩＣ）の機能には貢献しないが、複写、分析あるいは
他の無断使用が行なわれた場合にＩＣが正常に機能する
ことを禁止する少なくとも１つの付加的回路素子が全て
のＩＣに組み込まれている。この付加的回路素子の内容
は、見かけの素子の外観を成しているが、コピー者には
容易には見えないがそれらの素子を別の方法で機能させ
る物理的修正を加えることによって隠されている。この
修正は、好適には集束イオンビーム（ＦＩＢ）あるいは
レーザビームによって行なわれる金属接続線中の極細開
路カット；格子構造を乱すこと、あるいは好適にはＦＩ
Ｂによって半導体領域のドーピングレベルを変更するこ
と；及び好適には電子ビームによって電荷を半導体領域
中に注入することを含んでいる。
【０００４】
【発明が解決しようとする課題】ＦＩＢ及び他のタイプ
の修正は割合検出不能であり、このことは無断の複製及
び／又は使用を止めさせるためには望ましいことであ
る。しかし、付加的回路素子がマイクロ回路チップ上の
貴重なスペースを占めてしまい、機能素子を動作あるい
は非動作にする以外の目的をはたさない。更に、ＩＣを
動作させるように付加的回路素子を処理するには、費用
がかかりまたかなり遅いＦＩＢあるいレーザカッティン
グ動作を必要とする。このため、この方法は大量生産及
び／又は低い製造コストが要求されない用途だけに使用
可能である。
の修正は割合検出不能であり、このことは無断の複製及
び／又は使用を止めさせるためには望ましいことであ
る。しかし、付加的回路素子がマイクロ回路チップ上の
貴重なスペースを占めてしまい、機能素子を動作あるい
は非動作にする以外の目的をはたさない。更に、ＩＣを
動作させるように付加的回路素子を処理するには、費用
がかかりまたかなり遅いＦＩＢあるいレーザカッティン
グ動作を必要とする。このため、この方法は大量生産及
び／又は低い製造コストが要求されない用途だけに使用
可能である。
【０００５】本発明は、２以上の論理機能のうちの選択
された１つを実行するように変更できる超小型の論理ゲ
ート構造を提供することを目的とする。
された１つを実行するように変更できる超小型の論理ゲ
ート構造を提供することを目的とする。
【０００６】
【課題を解決するための手段】複数の電界効果トランジ
スタ（ＦＥＴ）は通常はＮＡＮＤのような第１の論理機
能を実行するように構成されている。各ＦＥＴが印加ゲ
ート電圧の全ての論理値に対して一定論理状態（常時に
ＯＮあるいはＯＦＦされる）を維持するように、所定の
イオン種の十分なイオンをＦＥＴの少なくとも１つのチ
ャネル領域に選択的に注入することによって、前記構造
がＮＯＲのような第２の論理機能を実行するように変更
される。別に、論理状態の１つが、スタックハイ(stuck
high)」（常時論理高出力）にされるか「スタックロウ
(stuck low) 」（常時論理低出力）にされる。
スタ（ＦＥＴ）は通常はＮＡＮＤのような第１の論理機
能を実行するように構成されている。各ＦＥＴが印加ゲ
ート電圧の全ての論理値に対して一定論理状態（常時に
ＯＮあるいはＯＦＦされる）を維持するように、所定の
イオン種の十分なイオンをＦＥＴの少なくとも１つのチ
ャネル領域に選択的に注入することによって、前記構造
がＮＯＲのような第２の論理機能を実行するように変更
される。別に、論理状態の１つが、スタックハイ(stuck
high)」（常時論理高出力）にされるか「スタックロウ
(stuck low) 」（常時論理低出力）にされる。
【０００７】チャネルの注入は、ＦＥＴのスレシホール
ド電圧が永久的に変更されるようにＦＥＴのチャネル領
域のドーピングレベルを変化させる。この注入は、ＦＩ
Ｂ処理及びレーザカッティングに比べて高速で費用のか
からない単一のマスク及び注入工程を用いて、ｎ−チャ
ネル金属酸化物半導体（ＮＭＯＳ）、ｐ−チャネル金属
酸化物半導体（ＰＯＭＳ）、及び相補金属酸化物半導体
（ＣＭＯＳ）論理素子に対して行なわれる。ＣＭＯＳの
場合には、注入はｎ−チャネルＦＥＴのスレシホールド
電圧を低下させてこれを常時オンにさせ、ｐ−チャネル
ＦＥＴのスレシホールド電圧を上昇させてこれを常時オ
フにさせる。本発明は、ガリウムひ素基板上の直接結合
ＦＥＴ論理（ＤＣＦＬ）中の金属半導体ＦＥＴ（ＭＥＳ
ＦＥＴ）を使用しても実現できる。
ド電圧が永久的に変更されるようにＦＥＴのチャネル領
域のドーピングレベルを変化させる。この注入は、ＦＩ
Ｂ処理及びレーザカッティングに比べて高速で費用のか
からない単一のマスク及び注入工程を用いて、ｎ−チャ
ネル金属酸化物半導体（ＮＭＯＳ）、ｐ−チャネル金属
酸化物半導体（ＰＯＭＳ）、及び相補金属酸化物半導体
（ＣＭＯＳ）論理素子に対して行なわれる。ＣＭＯＳの
場合には、注入はｎ−チャネルＦＥＴのスレシホールド
電圧を低下させてこれを常時オンにさせ、ｐ−チャネル
ＦＥＴのスレシホールド電圧を上昇させてこれを常時オ
フにさせる。本発明は、ガリウムひ素基板上の直接結合
ＦＥＴ論理（ＤＣＦＬ）中の金属半導体ＦＥＴ（ＭＥＳ
ＦＥＴ）を使用しても実現できる。
【０００８】
【作用】チャネル注入は実質的に検出不能であり、この
構造にリバースエンジニアリングに対して高い耐性を与
える。このゲート構造によって実行される論理機能は、
個々のＦＥＴのスレシホールド電圧に依存するだけであ
り、それらの相互接続の変更には依存しない。その結
果、現在のリバースエンジニアリング技術を用いてＦＥ
Ｔの相互接続の知識に基づいて論理構造のデザインを決
定することはほとんど不可能である。各論理ゲートが全
部で４通りの可能な機能を有している場合には、ｎ個の
ゲートを含む論理回路は原則的には４n 個の異なった構
成を有しており、構造の置換分析によるリバースエンジ
ニアリングが禁止と同じ位に困難となる。
構造にリバースエンジニアリングに対して高い耐性を与
える。このゲート構造によって実行される論理機能は、
個々のＦＥＴのスレシホールド電圧に依存するだけであ
り、それらの相互接続の変更には依存しない。その結
果、現在のリバースエンジニアリング技術を用いてＦＥ
Ｔの相互接続の知識に基づいて論理構造のデザインを決
定することはほとんど不可能である。各論理ゲートが全
部で４通りの可能な機能を有している場合には、ｎ個の
ゲートを含む論理回路は原則的には４n 個の異なった構
成を有しており、構造の置換分析によるリバースエンジ
ニアリングが禁止と同じ位に困難となる。
【０００９】本発明のゲート構造は、ゲート自体を構成
する素子以外のどのような回路素子を含むことも必要と
せずに変更不能なあるいは変換不能な方法で有用な論理
機能を提供する。論理機能は、イオン注入によって１つ
のＦＥＴのスレシホールド電圧を変更することによっ
て、例えばＮＡＮＤからＮＯＲへ変更できる。
する素子以外のどのような回路素子を含むことも必要と
せずに変更不能なあるいは変換不能な方法で有用な論理
機能を提供する。論理機能は、イオン注入によって１つ
のＦＥＴのスレシホールド電圧を変更することによっ
て、例えばＮＡＮＤからＮＯＲへ変更できる。
【００１０】
【実施例】以下、本発明の実施例について図面を参照し
て詳細に説明する。
て詳細に説明する。
【００１１】図１において、本発明を実施したコンバー
チブルな論理ゲート構造１０がＮＭＯＳ構造で示されて
いる。構造１０はエンハンスモードのｎ−チャネルＦＥ
ＴＱo ＢからＱn-1 Ｂのゲートに夫々接続された所望数
ｎ個の入力Ｉｎo からＩｎn-1 を有している。ＦＥＴ
Ｑ0 ＢからＱn-1 Ｂは互いに並列に接続されており、ソ
ースは接地されドレインは一体に接続されている。入力
Ｉｎ0 からＩｎn-1 も夫々エンハンスメントモードのｎ
−チャネルＦＥＴ Ｑ0 ＡからＱn-1 Ａのゲートに接続
されている。ＦＥＴ Ｑ0 ＡからＱn-1 Ａは互いに直列
に接続され、またＦＥＴ Ｑ0 ＢからＱn-1 Ｂの並列の
組合せに直列に接続されている。詳細には、ＦＥＴ Ｑ
0 ＡのソースはＦＥＴ Ｑ0 ＢからＱn-1 Ｂのドレイン
に接続されている。ＦＥＴ Ｑn-1 Ａのドレインは定電
流源１２を介して正の直流電源ＶDDに接続されている。
論理ゲート構造１０の出力ＶOUT はＦＥＴ Ｑn-1 Ａと
定電流源１２との接続点から取り出される。
チブルな論理ゲート構造１０がＮＭＯＳ構造で示されて
いる。構造１０はエンハンスモードのｎ−チャネルＦＥ
ＴＱo ＢからＱn-1 Ｂのゲートに夫々接続された所望数
ｎ個の入力Ｉｎo からＩｎn-1 を有している。ＦＥＴ
Ｑ0 ＢからＱn-1 Ｂは互いに並列に接続されており、ソ
ースは接地されドレインは一体に接続されている。入力
Ｉｎ0 からＩｎn-1 も夫々エンハンスメントモードのｎ
−チャネルＦＥＴ Ｑ0 ＡからＱn-1 Ａのゲートに接続
されている。ＦＥＴ Ｑ0 ＡからＱn-1 Ａは互いに直列
に接続され、またＦＥＴ Ｑ0 ＢからＱn-1 Ｂの並列の
組合せに直列に接続されている。詳細には、ＦＥＴ Ｑ
0 ＡのソースはＦＥＴ Ｑ0 ＢからＱn-1 Ｂのドレイン
に接続されている。ＦＥＴ Ｑn-1 Ａのドレインは定電
流源１２を介して正の直流電源ＶDDに接続されている。
論理ゲート構造１０の出力ＶOUT はＦＥＴ Ｑn-1 Ａと
定電流源１２との接続点から取り出される。
【００１２】構造１０は通常は論理的にはＮＡＮＤゲー
トとして機能し、入力Ｉｎ0 からＩｎn-1 の全てが論理
的に高である場合には論理低出力を出力し、また入力Ｉ
ｎ0 からＩｎn-1 のどれかが論理低である場合には論理
高出力を出力。ＦＥＴ Ｑ0 ＡからＱn-1 ＡはＮＡＮＤ
機能を実行する。ＦＥＴ Ｑ0 ＡからＱn-1 Ａの全ての
入力が論理高にある場合にはＦＥＴ Ｑ0 ＡからＱn-1
Ａの全てがＯＮになり、出力ＶOUT と接地との間に直列
接続を与える。ＦＥＴ Ｑ0 ＡからＱn-1 Ａのどれかへ
の入力が論理低である場合には、各ＦＥＴがＯＦＦにな
り、出力ＶOUT と接地との間の直列接続が切り離され
る。この場合の出力ＶOUT は定電流源１２により論理高
に引かれる。
トとして機能し、入力Ｉｎ0 からＩｎn-1 の全てが論理
的に高である場合には論理低出力を出力し、また入力Ｉ
ｎ0 からＩｎn-1 のどれかが論理低である場合には論理
高出力を出力。ＦＥＴ Ｑ0 ＡからＱn-1 ＡはＮＡＮＤ
機能を実行する。ＦＥＴ Ｑ0 ＡからＱn-1 Ａの全ての
入力が論理高にある場合にはＦＥＴ Ｑ0 ＡからＱn-1
Ａの全てがＯＮになり、出力ＶOUT と接地との間に直列
接続を与える。ＦＥＴ Ｑ0 ＡからＱn-1 Ａのどれかへ
の入力が論理低である場合には、各ＦＥＴがＯＦＦにな
り、出力ＶOUT と接地との間の直列接続が切り離され
る。この場合の出力ＶOUT は定電流源１２により論理高
に引かれる。
【００１３】変更できないあるいは変換できない構造１
０はＦＥＴ Ｑ0 ＢからＱn-1 Ｂの存在に無関係にＮＡ
ＮＤゲートとして機能する。入力Ｉｎ0 からＩｎn-1 の
全てが論理高であれば、ＦＥＴ Ｑ0 ＢからＱn-1 Ｂが
ＯＮになり、接地への並列回路を与える。入力Ｉｎ0 か
らＩｎn-1 のどれかが低であれば、各ＦＥＴ Ｑ0 Ｂか
らＱn-1 Ｂがオフになる。しかし、これは構造１０の論
理状態に影響を与えない。これは各ＦＥＴ Ｑ0 Ａから
Ｑn-1 Ａもオフにされ、出力ＶOUT から接地への直列回
路が開かれるためである。ＦＥＴ Ｑ1 ＢからＱn-1 Ｂ
のどれか又は全てが、常時ＯＦＦにされるようにイオン
注入によって修正された場合にはこの構造１０はＮＡＮ
Ｄゲートとしても機能することがわかる。
０はＦＥＴ Ｑ0 ＢからＱn-1 Ｂの存在に無関係にＮＡ
ＮＤゲートとして機能する。入力Ｉｎ0 からＩｎn-1 の
全てが論理高であれば、ＦＥＴ Ｑ0 ＢからＱn-1 Ｂが
ＯＮになり、接地への並列回路を与える。入力Ｉｎ0 か
らＩｎn-1 のどれかが低であれば、各ＦＥＴ Ｑ0 Ｂか
らＱn-1 Ｂがオフになる。しかし、これは構造１０の論
理状態に影響を与えない。これは各ＦＥＴ Ｑ0 Ａから
Ｑn-1 Ａもオフにされ、出力ＶOUT から接地への直列回
路が開かれるためである。ＦＥＴ Ｑ1 ＢからＱn-1 Ｂ
のどれか又は全てが、常時ＯＦＦにされるようにイオン
注入によって修正された場合にはこの構造１０はＮＡＮ
Ｄゲートとしても機能することがわかる。
【００１４】構造１０は、永久的にスレシホールド電圧
を変更するために、ＦＥＴ Ｑ0 ＡからＱn-1 Ａあるい
はＱ0 ＢからＱn-1 Ｂのチャネル領域中に選択的にイオ
ン注入することによって修正できる。ひ素あるいはリン
のようなドナーイオン種の十分なイオン注入によって、
ドナードーピングレベルが増しかつ各ＦＥＴ Ｑ0 Ａか
らＱn-1 ＡあるいはＱ0 ＢからＱn-1 Ｂのスレシホール
ド電圧が減少する。このためＦＥＴは印加ゲート電圧の
全ての論理レベルに対して常時ＯＮにされる。逆に、ボ
ロンあるいはアルミニウムのようなアクセプタイオン種
の十分なイオン注入によって、アクセプタドーピングレ
ベルが増し、各ＦＥＴ Ｑ0 ＡからＱn- 1 ＡあるいはＱ
0 ＢからＱn-1 Ｂのスレシホールド電圧が増す。このた
めＦＥＴは印加ゲート電圧の全ての論理レベルに対して
常時ＯＦＦにされる。
を変更するために、ＦＥＴ Ｑ0 ＡからＱn-1 Ａあるい
はＱ0 ＢからＱn-1 Ｂのチャネル領域中に選択的にイオ
ン注入することによって修正できる。ひ素あるいはリン
のようなドナーイオン種の十分なイオン注入によって、
ドナードーピングレベルが増しかつ各ＦＥＴ Ｑ0 Ａか
らＱn-1 ＡあるいはＱ0 ＢからＱn-1 Ｂのスレシホール
ド電圧が減少する。このためＦＥＴは印加ゲート電圧の
全ての論理レベルに対して常時ＯＮにされる。逆に、ボ
ロンあるいはアルミニウムのようなアクセプタイオン種
の十分なイオン注入によって、アクセプタドーピングレ
ベルが増し、各ＦＥＴ Ｑ0 ＡからＱn- 1 ＡあるいはＱ
0 ＢからＱn-1 Ｂのスレシホールド電圧が増す。このた
めＦＥＴは印加ゲート電圧の全ての論理レベルに対して
常時ＯＦＦにされる。
【００１５】ＦＥＴ Ｑ0 ＡからＱn-1 Ａ全てが常時Ｏ
Ｎにされるようにこれらの全てのＦＥＴにドナーイオン
種の十分なイオンを注入することにより、構造１０は論
理ＮＯＲ機能を実行するように変換できる。これはＦＥ
Ｔ Ｑ0 ＢからＱn-1 Ｂのドレインを出力ＶOUT との間
にＦＥＴ Ｑ0 ＡからＱn-1 Ａを介して永久直列接続を
与える。ＦＥＴ Ｑ0 ＢからＱn-1 Ｂは論理ＮＯＲ機能
を実行する。入力Ｉｎ0 からＩｎn-1 の全てが論理低で
ある場合には、ＦＥＴ Ｑ0 ＢからＱn-1 Ｂの全てがＯ
ＦＦにされ、出力ＶOUT が接地から切り離され、定電流
源１２により論理高に引かれる。入力Ｉｎ0 からＩｎ
n-1 のどれかが論理高である場合には、各ＦＥＴ Ｑ0
ＢからＱn-1 ＢがＯＮになり、出力ＶOUT を接地に接続
し論理低出力を発生する。
Ｎにされるようにこれらの全てのＦＥＴにドナーイオン
種の十分なイオンを注入することにより、構造１０は論
理ＮＯＲ機能を実行するように変換できる。これはＦＥ
Ｔ Ｑ0 ＢからＱn-1 Ｂのドレインを出力ＶOUT との間
にＦＥＴ Ｑ0 ＡからＱn-1 Ａを介して永久直列接続を
与える。ＦＥＴ Ｑ0 ＢからＱn-1 Ｂは論理ＮＯＲ機能
を実行する。入力Ｉｎ0 からＩｎn-1 の全てが論理低で
ある場合には、ＦＥＴ Ｑ0 ＢからＱn-1 Ｂの全てがＯ
ＦＦにされ、出力ＶOUT が接地から切り離され、定電流
源１２により論理高に引かれる。入力Ｉｎ0 からＩｎ
n-1 のどれかが論理高である場合には、各ＦＥＴ Ｑ0
ＢからＱn-1 ＢがＯＮになり、出力ＶOUT を接地に接続
し論理低出力を発生する。
【００１６】構造１０は、供給入力Ｉｎ0 からＩｎn-1
の全ての組合せに対して一定である論理出力を発生する
ために、選択的イオン注入によって変換される。一定論
理状態は高(stuck high)あるいは低(stuck low) であ
る。
の全ての組合せに対して一定である論理出力を発生する
ために、選択的イオン注入によって変換される。一定論
理状態は高(stuck high)あるいは低(stuck low) であ
る。
【００１７】構造１０は、常時ＯＦＦにされるようにＦ
ＥＴ Ｑ0 ＡからＱn-1 Ａのいずれかにイオン注入する
ことにより、「スタックハイ(stuck high)」出力を発生
するように変換できる。これにより、出力ＶOUT が接地
から切り離され、供給論理入力Ｉｎ0 からＩｎn-1 の全
ての組合せに対して定電流源１２より論理高に引かれ
る。
ＥＴ Ｑ0 ＡからＱn-1 Ａのいずれかにイオン注入する
ことにより、「スタックハイ(stuck high)」出力を発生
するように変換できる。これにより、出力ＶOUT が接地
から切り離され、供給論理入力Ｉｎ0 からＩｎn-1 の全
ての組合せに対して定電流源１２より論理高に引かれ
る。
【００１８】この構造１０は、ＦＥＴ Ｑ0 ＡからＱ
n-1 Ａの全て及びＦＥＴ Ｑ0 ＢからＱn-1 Ｂのいずれ
かあるいは全てが常時ＯＮにされるように、これらのＦ
ＥＴにイオン注入することにより、「スタックロウ(stu
ck low) 」出力を発生するように変換できる。これによ
って、ＦＥＴ Ｑ0 ＡからＱn-1 Ａの直列接続及び注入
されたＦＥＴ Ｑ0 ＢからＱn-1 Ｂの並列接続によっ
て、出力ＶOUT と接地との間に永久接続を与え、供給論
理入力Ｉｎ0 からＩｎn-1 の全ての組合せに対して常時
論理低出力を出力する。
n-1 Ａの全て及びＦＥＴ Ｑ0 ＢからＱn-1 Ｂのいずれ
かあるいは全てが常時ＯＮにされるように、これらのＦ
ＥＴにイオン注入することにより、「スタックロウ(stu
ck low) 」出力を発生するように変換できる。これによ
って、ＦＥＴ Ｑ0 ＡからＱn-1 Ａの直列接続及び注入
されたＦＥＴ Ｑ0 ＢからＱn-1 Ｂの並列接続によっ
て、出力ＶOUT と接地との間に永久接続を与え、供給論
理入力Ｉｎ0 からＩｎn-1 の全ての組合せに対して常時
論理低出力を出力する。
【００１９】この構造１０は、ＮＭＯＳ ＦＥＴを用い
て図示されたものと基本的には同様の配置で、相対的極
性と反転したドーピングレベルを有するＰＭＯＳ ＦＥ
Ｔを用いてあるいはＤＣＦＬ構造中にＭＥＳＦＥＴを用
いて実現できる。
て図示されたものと基本的には同様の配置で、相対的極
性と反転したドーピングレベルを有するＰＭＯＳ ＦＥ
Ｔを用いてあるいはＤＣＦＬ構造中にＭＥＳＦＥＴを用
いて実現できる。
【００２０】図２はＣＭＯＳ ＦＥＴを用いて本発明を
実施したコンバーチブルな論理ゲート構造２０を示して
いる。この構造２０は静的電力消費が極めて低いという
点で構造１０よりも有利である。構造２０は、構造１０
におけるＦＥＴ Ｑ0 ＢからＱn-1 Ｂに相当するエンハ
ンスメントモードのｎ−チャネルＦＥＴ Ｑ0 ＢＮから
Ｑn-1 ＢＮと、構造１０におけるＦＥＴ Ｑ0 ＡからＱ
n-1 Ａに相当するエンハンスメントモードのｎ−チャネ
ルＦＥＴ Ｑ0 ＡＮからＱn-1 ＡＮとを有している。
実施したコンバーチブルな論理ゲート構造２０を示して
いる。この構造２０は静的電力消費が極めて低いという
点で構造１０よりも有利である。構造２０は、構造１０
におけるＦＥＴ Ｑ0 ＢからＱn-1 Ｂに相当するエンハ
ンスメントモードのｎ−チャネルＦＥＴ Ｑ0 ＢＮから
Ｑn-1 ＢＮと、構造１０におけるＦＥＴ Ｑ0 ＡからＱ
n-1 Ａに相当するエンハンスメントモードのｎ−チャネ
ルＦＥＴ Ｑ0 ＡＮからＱn-1 ＡＮとを有している。
【００２１】ＣＭＯＳ構造の低い静的電力消費を与える
ために、入力Ｉｎ0 からＩｎn-1 は、更にＦＥＴ Ｑ
n-1 ＡＮのドレインと電源ＶDDとの間に互いに並行に接
続されたエンハンスメントモードのｐ−チャネルＦＥＴ
Ｑ0 ＡＰからＱn-1 ＡＰのゲートと、ＦＥＴ Ｑn-1
ＡＮのドレインと電源ＶDDとの間に互いに直列に接続さ
れたエンハンスメントモードのｐ−チャネルＦＥＴ Ｑ
0 ＢＰからＱn-1 ＢＰのゲートとに供給される。
ために、入力Ｉｎ0 からＩｎn-1 は、更にＦＥＴ Ｑ
n-1 ＡＮのドレインと電源ＶDDとの間に互いに並行に接
続されたエンハンスメントモードのｐ−チャネルＦＥＴ
Ｑ0 ＡＰからＱn-1 ＡＰのゲートと、ＦＥＴ Ｑn-1
ＡＮのドレインと電源ＶDDとの間に互いに直列に接続さ
れたエンハンスメントモードのｐ−チャネルＦＥＴ Ｑ
0 ＢＰからＱn-1 ＢＰのゲートとに供給される。
【００２２】ｐ−チャネルＦＥＴ Ｑ0 ＡＰからＱn-1
ＡＰはｎ−チャネルＦＥＴ Ｑ0 ＡＮからＱn-1 ＡＮに
相補であり、一方ｐ−チャネルＦＥＴ Ｑ0 ＢＰからＱ
n-1 ＢＰはｎ−チャネルＦＥＴ Ｑ0 ＢＮからＱn-1 Ｂ
Ｎに相補である。構造２０の動作は相補ｐ−チャネルＦ
ＥＴを設けたことを除いて構造１０のものと基本的に同
じである。構造２０は前述した変更できないあるいは変
換されない状態で、つまり常時ＯＦＦとなるようにイオ
ン注入されたＦＥＴ Ｑ0 ＢＮからＱn-1 ＢＮのいずれ
かあるいは全てによって論理ＮＡＮＤ機能を実行する。
ＡＰはｎ−チャネルＦＥＴ Ｑ0 ＡＮからＱn-1 ＡＮに
相補であり、一方ｐ−チャネルＦＥＴ Ｑ0 ＢＰからＱ
n-1 ＢＰはｎ−チャネルＦＥＴ Ｑ0 ＢＮからＱn-1 Ｂ
Ｎに相補である。構造２０の動作は相補ｐ−チャネルＦ
ＥＴを設けたことを除いて構造１０のものと基本的に同
じである。構造２０は前述した変更できないあるいは変
換されない状態で、つまり常時ＯＦＦとなるようにイオ
ン注入されたＦＥＴ Ｑ0 ＢＮからＱn-1 ＢＮのいずれ
かあるいは全てによって論理ＮＡＮＤ機能を実行する。
【００２３】構造２０の修正できない構成において入力
Ｉｎ0 からＩｎn-1 の全てが、論理高にある時にはｎ−
チャネルＦＥＴ Ｑ0 ＢＮからＱn-1 ＢＮ及びＱ0 ＡＮ
からＱn-1 ＡＮの全てがＯＮにされ、このため出力Ｖ
OUT が接地されて論理低出力を発生する。相補のｐ−チ
ャネルＦＥＴ Ｑ0 ＡＰからＱn-1 ＡＰ及びＱ0 ＢＰか
らＱn-1 ＢＰの全てがＯＦＦにされ、これにより出力Ｖ
OUT が電源ＶDDから切り離される。このため、この構造
２０を通って電源ＶDDから接地へ電流が流れることが防
止される。
Ｉｎ0 からＩｎn-1 の全てが、論理高にある時にはｎ−
チャネルＦＥＴ Ｑ0 ＢＮからＱn-1 ＢＮ及びＱ0 ＡＮ
からＱn-1 ＡＮの全てがＯＮにされ、このため出力Ｖ
OUT が接地されて論理低出力を発生する。相補のｐ−チ
ャネルＦＥＴ Ｑ0 ＡＰからＱn-1 ＡＰ及びＱ0 ＢＰか
らＱn-1 ＢＰの全てがＯＦＦにされ、これにより出力Ｖ
OUT が電源ＶDDから切り離される。このため、この構造
２０を通って電源ＶDDから接地へ電流が流れることが防
止される。
【００２４】入力Ｉｎ0 からＩｎn-1 のどれかが論理低
であれば、各ＦＥＴ Ｑ0 ＡＰからＱn-1 ＡＰ及びＱ0
ＢＰからＱn-1 ＢＰはＯＮにされ、出力ＶOUT を電源Ｖ
DDに接続し論理高出力を発生する。相補のＦＥＴ Ｑ0
ＡＮからＱn-1 ＡＮはＯＦＦにされ出力ＶOUT を接地か
ら切り離し、電流が構造２０を介して電源ＶDDから接地
に流れることを防止する。
であれば、各ＦＥＴ Ｑ0 ＡＰからＱn-1 ＡＰ及びＱ0
ＢＰからＱn-1 ＢＰはＯＮにされ、出力ＶOUT を電源Ｖ
DDに接続し論理高出力を発生する。相補のＦＥＴ Ｑ0
ＡＮからＱn-1 ＡＮはＯＦＦにされ出力ＶOUT を接地か
ら切り離し、電流が構造２０を介して電源ＶDDから接地
に流れることを防止する。
【００２５】この構造２０は、ＦＥＴ Ｑ0 ＡＮからＱ
n-1 ＡＮの全てが常時ＯＮとなるようにイオン注入され
かつＦＥＴ Ｑ0 ＡＰからＱn-1 ＡＰの全てが常時ＯＦ
Ｆとなるようにイオン注入されることによって、ＮＯＲ
機能を実行するように変換できる。
n-1 ＡＮの全てが常時ＯＮとなるようにイオン注入され
かつＦＥＴ Ｑ0 ＡＰからＱn-1 ＡＰの全てが常時ＯＦ
Ｆとなるようにイオン注入されることによって、ＮＯＲ
機能を実行するように変換できる。
【００２６】「スタックハイ」機能は、ＦＥＴ Ｑ0 Ａ
ＰからＱn-1 ＡＰのどれかが常時ＯＮとされるようにイ
オン注入されかつＦＥＴ Ｑ0 ＢＮからＱn-1 ＢＮのど
れかが常時ＯＦＦとされるようにイオン注入されること
によって、実現される。「スタックロウ」機能は、ＦＥ
Ｔ Ｑ0 ＡＰからＱn-1 ＡＰの全て及びＦＥＴ Ｑ0 Ｂ
ＰからＱn-1 ＢＰのどれかが常時ＯＦＦとされるように
イオン注入し、かつＦＥＴ Ｑ0 ＡＮからＱn-1 ＡＮの
全て及びＦＥＴ Ｑ0 ＢＮ及びＱ1 ＢＮからＱn-1 ＢＮ
のいずれかが常時ＯＮとされるようにイオン注入するこ
とによって、実現される。
ＰからＱn-1 ＡＰのどれかが常時ＯＮとされるようにイ
オン注入されかつＦＥＴ Ｑ0 ＢＮからＱn-1 ＢＮのど
れかが常時ＯＦＦとされるようにイオン注入されること
によって、実現される。「スタックロウ」機能は、ＦＥ
Ｔ Ｑ0 ＡＰからＱn-1 ＡＰの全て及びＦＥＴ Ｑ0 Ｂ
ＰからＱn-1 ＢＰのどれかが常時ＯＦＦとされるように
イオン注入し、かつＦＥＴ Ｑ0 ＡＮからＱn-1 ＡＮの
全て及びＦＥＴ Ｑ0 ＢＮ及びＱ1 ＢＮからＱn-1 ＢＮ
のいずれかが常時ＯＮとされるようにイオン注入するこ
とによって、実現される。
【００２７】本発明はＮＡＮＤ及びＮＯＲ論理ゲートに
よって実現されるように記載され図示されたが、本発明
はこれに限定されるものではない。本発明は任意の所望
のコンビネーション、例えばＮＯＴゲート、フリップフ
ロップ、メモリ素子、デコーダ等の任意のタイプの論理
ゲートによっても実現可能である。
よって実現されるように記載され図示されたが、本発明
はこれに限定されるものではない。本発明は任意の所望
のコンビネーション、例えばＮＯＴゲート、フリップフ
ロップ、メモリ素子、デコーダ等の任意のタイプの論理
ゲートによっても実現可能である。
【００２８】本発明を実施するＦＥＴ論理ゲート構造の
製造は、選択されたＦＥＴが常時ＯＮあるいはＯＦＦと
なるように変換することによりこの構造の論理機能を変
換することを除いて、「デジタル集積回路の解析及び設
計(ANALYSIS AND DESIGN OFDIGITAL INTEGRATED CIRCUI
TS)」(D.Hodges et al.著、Mc-Graw Hill,1983,pp.12-6
3) に記載されている従来の方法を使用して行なうこと
が出来る。永久にスレシホールド電圧従ってその論理状
態を変更するためにイオン注入を用いてＦＥＴのチャネ
ル領域をドーピングする方法は図３及び図４に示されて
いる。
製造は、選択されたＦＥＴが常時ＯＮあるいはＯＦＦと
なるように変換することによりこの構造の論理機能を変
換することを除いて、「デジタル集積回路の解析及び設
計(ANALYSIS AND DESIGN OFDIGITAL INTEGRATED CIRCUI
TS)」(D.Hodges et al.著、Mc-Graw Hill,1983,pp.12-6
3) に記載されている従来の方法を使用して行なうこと
が出来る。永久にスレシホールド電圧従ってその論理状
態を変更するためにイオン注入を用いてＦＥＴのチャネ
ル領域をドーピングする方法は図３及び図４に示されて
いる。
【００２９】エンハンスメントモードＦＥＴ３０は従来
のイオン注入法あるいは拡散法によって基板３２中に形
成される。このＦＥＴ３０はソース３４、ドレイン３
６、及びこのソース３４とドレイン３６との間の基板３
２の中に形成されたチャネル領域３８を有している。ホ
トレジストマスク４０は、変更されるＦＥＴ３０のチャ
ネル領域３８の上部を除いて、基板３２上に形成され
る。図面には、１個のＦＥＴ３０だけが図示されている
が、本発明を実施する実際の論理ゲート構造は図１及び
図２に例示された配置で基板３２内に形成された複数の
ＦＥＴを備えている。
のイオン注入法あるいは拡散法によって基板３２中に形
成される。このＦＥＴ３０はソース３４、ドレイン３
６、及びこのソース３４とドレイン３６との間の基板３
２の中に形成されたチャネル領域３８を有している。ホ
トレジストマスク４０は、変更されるＦＥＴ３０のチャ
ネル領域３８の上部を除いて、基板３２上に形成され
る。図面には、１個のＦＥＴ３０だけが図示されている
が、本発明を実施する実際の論理ゲート構造は図１及び
図２に例示された配置で基板３２内に形成された複数の
ＦＥＴを備えている。
【００３０】基板３０は、矢印４２によって図示された
ように所望のイオン種のイオンビームによって照射され
る。マスク４０はイオンが基板３０の下層領域（ソース
３４、ドレイン３６、等）に影響を与えることを防止す
る。しかし、イオンはカバーされていないチャネル領域
３８内の基板３２に注入され、そこのドーピング濃度を
変える。
ように所望のイオン種のイオンビームによって照射され
る。マスク４０はイオンが基板３０の下層領域（ソース
３４、ドレイン３６、等）に影響を与えることを防止す
る。しかし、イオンはカバーされていないチャネル領域
３８内の基板３２に注入され、そこのドーピング濃度を
変える。
【００３１】図３のイオン注入工程の後、マスク４０が
除去され、ＦＥＴ３０の製造は図４に示した従来の方法
で続けられる。例えば、二酸化シリコンのゲード酸化物
層４６が基板３２上に形成され、開口がこの層４６を通
してソース３４及びドレイン３６上に形成される。ポリ
シリコンゲート電極４８はチャネル領域３８の上方の酸
化物層４６の上に形成される。ソース及びドレインメタ
ルコンタクト５０及び５２がソース３４及びドレイン３
６に夫々抵抗接触して基板３２の露出領域上に形成され
る。図には示されていないが、ゲートメタルコンタクト
は、ゲート電極４８に抵抗接触して基板３２上に形成さ
れる。チャネル３８のイオン注入された領域は符号５４
で示されている。
除去され、ＦＥＴ３０の製造は図４に示した従来の方法
で続けられる。例えば、二酸化シリコンのゲード酸化物
層４６が基板３２上に形成され、開口がこの層４６を通
してソース３４及びドレイン３６上に形成される。ポリ
シリコンゲート電極４８はチャネル領域３８の上方の酸
化物層４６の上に形成される。ソース及びドレインメタ
ルコンタクト５０及び５２がソース３４及びドレイン３
６に夫々抵抗接触して基板３２の露出領域上に形成され
る。図には示されていないが、ゲートメタルコンタクト
は、ゲート電極４８に抵抗接触して基板３２上に形成さ
れる。チャネル３８のイオン注入された領域は符号５４
で示されている。
【００３２】基板３２はＦＥＴ３０がＮＭＯＳあるいは
ＰＭＯＳデバイスであればシリコンで形成される。別
に、ＦＥＴ３０がＤＣＦＬ構造で使用されるＭＥＳ Ｆ
ＥＴデバイスである場合には基板３２はガリウムひ素あ
るいは他の半絶縁材料によって形成される。
ＰＭＯＳデバイスであればシリコンで形成される。別
に、ＦＥＴ３０がＤＣＦＬ構造で使用されるＭＥＳ Ｆ
ＥＴデバイスである場合には基板３２はガリウムひ素あ
るいは他の半絶縁材料によって形成される。
【００３３】ＦＥＴ３０からエンハンスメントモードの
ＮＭＯＳデバイスである場合には、基板３２はアクセプ
タすなわち、ボロンのようなｐ−型不純物を例えば、代
表的には５×１０14 atoms／cm3 の濃度までドーピング
したシリコンによって形成される。ドナーすなわち好適
にはひ素のようなＮ−型イオン種では少なくとも約２×
１０16ions／cm3 の濃度でイオン注入することにより、
アクセプタドーピング濃度従ってスレシホールド電圧を
減少させれば、ＦＥＴ３０は常時ＯＮとなるように変更
できる。このＦＥＴ３０は、アクセプタすなわち好適に
はボロンのようなｐ−型イオン種によって少なくとも約
１．２×１０17ions／cm3 の濃度でイオン注入すること
によって、アクセプタ濃度従ってスレシホールド電圧を
増加させて常時ＯＦＦとなるように変更できる。
ＮＭＯＳデバイスである場合には、基板３２はアクセプ
タすなわち、ボロンのようなｐ−型不純物を例えば、代
表的には５×１０14 atoms／cm3 の濃度までドーピング
したシリコンによって形成される。ドナーすなわち好適
にはひ素のようなＮ−型イオン種では少なくとも約２×
１０16ions／cm3 の濃度でイオン注入することにより、
アクセプタドーピング濃度従ってスレシホールド電圧を
減少させれば、ＦＥＴ３０は常時ＯＮとなるように変更
できる。このＦＥＴ３０は、アクセプタすなわち好適に
はボロンのようなｐ−型イオン種によって少なくとも約
１．２×１０17ions／cm3 の濃度でイオン注入すること
によって、アクセプタ濃度従ってスレシホールド電圧を
増加させて常時ＯＦＦとなるように変更できる。
【００３４】ＦＥＴ３０がエンハンスメントモードのＰ
ＭＯＳデバイスである場合には、基板３２はドナーつま
りひ素やリンのようなＮ−型不純物によって代表的には
５×１０14 atoms／cm3 の濃度までドーピングされたシ
リコンで形成される。このＦＥＴ３０は、アクセプタで
ある好適にはボロンのようなｐ−型イオン種によって少
なくとも約２×１０16ions／cm3 の濃度までイオン注入
することによってドナードーピング濃度を低下し従って
スレシホールド電圧を増大させれば、常時ＯＮとなるよ
うに変更できる。このＦＥＴは、ドナーである好適には
ひ素のようなＮ−型イオン種によって少なくとも約１．
２×１０17ions／cm3 の濃度でイオン注入することによ
って、ドナー濃度を増し従ってスレシホールド電圧を低
下させれば、常時ＯＦＦとなるように変更できる。
ＭＯＳデバイスである場合には、基板３２はドナーつま
りひ素やリンのようなＮ−型不純物によって代表的には
５×１０14 atoms／cm3 の濃度までドーピングされたシ
リコンで形成される。このＦＥＴ３０は、アクセプタで
ある好適にはボロンのようなｐ−型イオン種によって少
なくとも約２×１０16ions／cm3 の濃度までイオン注入
することによってドナードーピング濃度を低下し従って
スレシホールド電圧を増大させれば、常時ＯＮとなるよ
うに変更できる。このＦＥＴは、ドナーである好適には
ひ素のようなＮ−型イオン種によって少なくとも約１．
２×１０17ions／cm3 の濃度でイオン注入することによ
って、ドナー濃度を増し従ってスレシホールド電圧を低
下させれば、常時ＯＦＦとなるように変更できる。
【００３５】ＣＯＭＳデバイスはＮＭＯＳ ＦＥＴとＰ
ＭＯＳ ＦＥＴの組合せを含んでいることから、個々の
ＮＭＯＳ ＦＥＴ及びＰＭＯＳ ＦＥＴは前述したイオ
ン注入レベルを用いて変換できる。ＮＭＯＳ ＦＥＴを
ＯＮにするイオン注入はＰＭＯＳ ＦＥＴをＯＦＦに
し、逆も成り立つことがわかかる。このように、両方の
タイプのＦＥＴがＣＭＯＳ構造中の１回の注入工程で変
換できる。
ＭＯＳ ＦＥＴの組合せを含んでいることから、個々の
ＮＭＯＳ ＦＥＴ及びＰＭＯＳ ＦＥＴは前述したイオ
ン注入レベルを用いて変換できる。ＮＭＯＳ ＦＥＴを
ＯＮにするイオン注入はＰＭＯＳ ＦＥＴをＯＦＦに
し、逆も成り立つことがわかかる。このように、両方の
タイプのＦＥＴがＣＭＯＳ構造中の１回の注入工程で変
換できる。
【００３６】ＦＥＴ３０がＤＣＦＬ構造中で動作するエ
ンハンスメントモードのｎ−チャネルＭＥＳ ＦＥＴデ
バイスである場合には、基板３２はガリウムひ素で構成
され、チャネル領域３８はシリコンによってドナーであ
る代表的には２×１０17 atoms／cm3 のＮ型濃度まで軽
くドーピングされている。このＦＥＴ３０は、ドナーで
ある好適にはシリコンから成るＮ型イオン種によって少
なくとも約２×１０17ions／cm3 の濃度でイオン注入す
ることによってドナードーピング濃度を増しこのためス
レシホールド電圧を低下させて、常時ＯＮとなるように
変更できる。このＦＥＴはアクセプタである好適には亜
鉛のようなｐ型イオン種によって少なくとも約５×１０
17ions／cm3 の濃度でイオン注入をすることによって、
ドナー濃度を低下させ従ってスレシホールド電圧を増し
て、常時ＯＦＦとなるように変更できる。
ンハンスメントモードのｎ−チャネルＭＥＳ ＦＥＴデ
バイスである場合には、基板３２はガリウムひ素で構成
され、チャネル領域３８はシリコンによってドナーであ
る代表的には２×１０17 atoms／cm3 のＮ型濃度まで軽
くドーピングされている。このＦＥＴ３０は、ドナーで
ある好適にはシリコンから成るＮ型イオン種によって少
なくとも約２×１０17ions／cm3 の濃度でイオン注入す
ることによってドナードーピング濃度を増しこのためス
レシホールド電圧を低下させて、常時ＯＮとなるように
変更できる。このＦＥＴはアクセプタである好適には亜
鉛のようなｐ型イオン種によって少なくとも約５×１０
17ions／cm3 の濃度でイオン注入をすることによって、
ドナー濃度を低下させ従ってスレシホールド電圧を増し
て、常時ＯＦＦとなるように変更できる。
【００３７】ＦＥＴのチャネル領域のドーピング濃度を
変更する好適な方法が、マスクを使用し、マスクされな
い領域中にイオンを注入するものとして記載され図示さ
れたが、本発明はこれに限定されるものではない。ＦＥ
Ｔのチャネル領域は、集束イオンビーム、選択拡散、あ
るいは所望の結果をもたらすことが出来る他の方法を用
いて別に変更できる。
変更する好適な方法が、マスクを使用し、マスクされな
い領域中にイオンを注入するものとして記載され図示さ
れたが、本発明はこれに限定されるものではない。ＦＥ
Ｔのチャネル領域は、集束イオンビーム、選択拡散、あ
るいは所望の結果をもたらすことが出来る他の方法を用
いて別に変更できる。
【００３８】
【発明の効果】以上説明したように、本発明によれば、
回路チップ上のスペースを占める付加的回路素子を必要
とせず、また製造工程を増加させずに、リバースエンジ
ニアリングを有効に防止できる。
回路チップ上のスペースを占める付加的回路素子を必要
とせず、また製造工程を増加させずに、リバースエンジ
ニアリングを有効に防止できる。
【図１】ＮＭＯＳ構造に本発明を適用したコンバーチブ
ルな論理ゲート構造の電気回路図。
ルな論理ゲート構造の電気回路図。
【図２】ＣＭＯＳ構造に本発明を適用したコンバーチブ
ルな論理ゲート構造の電気回路図。
ルな論理ゲート構造の電気回路図。
【図３】図１及び図２に示された論理ゲート構造を製造
する方法を示す断面図。
する方法を示す断面図。
【図４】図１及び図２に示された論理ゲート構造を製造
する方法を示す断面図。
する方法を示す断面図。
Ｑ0 Ａ〜Ｑn-1 Ａ ｐ−チャネルＦＥＴ Ｑ0 Ｂ〜Ｑn-1 Ｂ ｎ−チャネルＦＥＴ Ｉｎ0 〜Ｉｎn-1 入力端 ３０ ＦＥＴ ３２ 基板 ３４ ソース ３６ ドレイン ３８ チャネル領域 ４０ マスク ４６ 酸化物層 ４８ ゲート電極
Claims (16)
- 【請求項１】 基板と；この基板上に形成され、各々が
ゲート電極及びチャネル領域を有する複数の電界効果ト
ランジスタ（ＦＥＴ）と；を具備し、前記複数のＦＥＴ
は、論理ゲート構造が複数の論理機能のうち選択した１
つを実行するように構成されており、 前記複数のＦＥＴが直列に接続されており、前記複数の
ＦＥＴのうち１つのＦＥＴのチャネル領域が、前記論理
ゲート構造に印加ゲート電圧の論理値に応じて変化する
第１の論理状態をとらせるようにドーピンクされてい
る、複数の論理機能のうちの第１の論理機能；前記複数
のＦＥＴが更に前記直列接続部分に直列に接続された並
列接続部分に構成され、直列接続されたＦＥＴのチャネ
ル領域が、この構造に、印加ゲート電圧の論理値に応じ
て変化する第２の論理状態をとらせるようにドーピング
されている、前記複数の論理機能のうちの第２の論理機
能；前記複数のＦＥＴが更に直列及び並列接続部分に構
成され、直列接続のＦＥＴのチャネル領域が、この構造
に、印加ゲート電圧の全ての論理値に対して常時第３の
論理状態をとらせるようにドーピングされている、前記
複数の論理機能のうちの第３の論理機能；及び前記複数
のＦＥＴが更に直列及び並列接続部分に構成され、前記
複数のＦＥＴのうちの直列接続ＦＥＴと並列接続ＦＥＴ
の全てのチャネル領域が、この構造に、印加ゲート電圧
の全ての論理値に対して常時第４の論理状態をとらせる
ようにドーピングされている、前記複数の論理機能のう
ちの第４の論理機能；を具備したことを特徴とする論理
ゲート構造。 - 【請求項２】 前記複数のＦＥＴが、第１及び第２の論
理機能の１方がＮＡＮＤであり、他方がＮＯＲであるよ
うに構成されている請求項１記載の論理ゲート構造。 - 【請求項３】 前記基板がシリコンから成り、前記直列
接続ＦＥＴが、少なくとも約２×１０16ions／cm3 の濃
度までひ素でそのチャネル領域をドーピングすること
が、前記直列接続ＦＥＴを前記第２及び第４の論理機能
に対して常時ＯＮとなるように、エンハンスメントモー
ドのｎ−チャネル金属酸化物半導体（ＮＭＯＳ）ＦＥＴ
として前記基板上に形成されている請求項１記載の論理
ゲート構造。 - 【請求項４】 前記基板がシリコンから成り、前記ＦＥ
Ｔのうち少なくとも１つが、少なくとも約１．２×１０
17ions／cm3 の濃度までボロンでそのチャネル領域をド
ーピングすることが、前記ＦＥＴの前記少なくとも１つ
を前記第１及び第３の論理機能に対して常時ＯＦＦとな
るように、エンハンスメントモードのｎ−チャネル金属
酸化物半導体（ＮＭＯＳ）ＦＥＴとして前記基板上に形
成されている請求項１記載の論理ゲート構造。 - 【請求項５】 前記基板がシリコンから成り、前記直列
接続ＦＥＴが、少なくとも約２×１０16ions／cm3 の濃
度までボロンでそのチャネル領域をドーピングすること
が、前記直列接続ＦＥＴを前記第２及び第４の論理機能
に対して常時ＯＮとなるように、エンハンスメントモー
ドのｐ−チャネル金属酸化物半導体（ＰＭＯＳ）ＦＥＴ
として前記基板状に形成されている請求項１記載の論理
ゲート構造。 - 【請求項６】 前記基板がシリコンから成り、前記ＦＥ
Ｔのうち少なくとも１つが、少なくとも約１．２×１０
17ions／cm3 の濃度までひ素でそのチャネル領域をドー
ピングすることが、前記ＦＥＴのうち前記少なくとも１
つを前記第１及び第３の論理機能に対して常時ＯＦＦと
なるように、エンハンスメントモードのｐ−チャネル金
属酸化物半導体（ＰＭＯＳ）ＦＥＴとして前記基板上に
形成されている請求項１記載の論理ゲート構造。 - 【請求項７】 前記基板がガリウムひ素から成り、前記
直列接続ＦＥＴが、少なくとも約２×１０17ions／cm3
の濃度までシリコンでそのチャネル領域をドーピングす
ることが前記直列接続ＦＥＴを前記第２及び第４の論理
機能に対して常時ＯＮとなるように、エンハンスメント
モードのｎ−チャネル金属酸化物半導体（ＭＥＳＦＥ
Ｔ）ＦＥＴとして前記基板上に形成されている請求項１
記載の論理ゲート構造。 - 【請求項８】 前記基板がガリウムひ素から成り、前記
ＦＥＴの少なくとも１つが、少なくとも約５×１０17io
ns／cm3 の濃度まで亜鉛によりそのチャネル領域をドー
ピングすることが前記ＦＥＴのうち前記少なくとも１つ
を前記第１及び第３の論理機能に対して常時ＯＦＦとな
るように、エンハンスメントモードの金属半導体（ＭＥ
ＳＦＥＴ）ＦＥＴとして前記基板上に形成されている請
求項１記載の論理ゲート構造。 - 【請求項９】 複数のＦＥＴが、 互いに並列に接続された複数の第１のＦＥＴ；及び互い
に直列に接続されかつ第１のＦＥＴの並列接続されたも
のにも直列に接続された複数の第２のＦＥＴから成り；
第１の論理機能がＮＡＮＤであり；常時ＯＮとなるよう
に前記複数の第２のＦＥＴをドーピングして、ＮＯＲと
いう第２の論理機能を実行するように構造を変換し；常
時ＯＦＦとなるように第２のＦＥＴをドーピングして、
印加論理入力の全ての組合せに対して論理高の第３の論
理状態を有する前記第３の論理機能を発生するように構
造を変換し；及び常時ＯＮとなるように前記複数の第１
のＦＥＴ及び前記複数の第２のＦＥＴのうちの１つのＦ
ＥＴをドーピングして、印加論理入力の全ての組合せに
対して低である第４の論理状態を有する前記第４の論理
機能を発生するように構造を変換する；ことを含む請求
項１記載の論理ゲート構造。 - 【請求項１０】 通常は第１の論理機能を実行し、製造
中に第２、第３及び第４の論理機能の選択された１つを
実行するように変換できる論理ゲート構造を基板上に製
造する方法において、 （ａ）前記基板上に複数の電界効果トランジスタ（ＦＥ
Ｔ）の各ＦＥＴを部分的に形成すること、前記各ＦＥＴ
はソース、ドレイン及びチャネル領域を有し、前記複数
のＦＥＴが直列及び並列接続部分に配置されており、 （ｂ）この構造に印加ゲート電圧の全ての論理値に対し
て変化する第２の論理状態を発生させ、かつこの構造を
第１の論理機能に代えて第２の論理機能を実行させるよ
うに変換するために、直列接続ＦＥＴの全てのチャネル
領域をドーピングすること、 （ｃ）この構造に印加ゲート電圧の全ての値に対して常
時第３の論理状態を発生させ、かつこの構造に第１の論
理機能に代えて第３の論理機能を実行させるように変換
するために、前記複数のＦＥＴのうち直列接続ＦＥＴの
チャネル領域をドーピングすること； （ｄ）この構造に印加ゲート電圧の全ての値に対して常
時第４の論理状態を発生させかつこの構造に第１の論理
機能に代えて第４の論理機能を実行させるために、前記
複数のＦＥＴの直列接続ＦＥＴ及び並列接続ＦＥＴの全
てのチャネル領域をドーピングすること；及び （ｅ）チャネル領域上方にゲート電極を形成して前記複
数のＦＥＴの製造を完了すること、各ＦＥＴのチャネル
領域はドーピングステップにおいて、ドーピングレベル
を変更するために所定のイオン種の十分なイオンにより
注入される、の各ステップから成ることを特徴とする論
理ゲート構造の製造方法。 - 【請求項１１】 前記基板がシリコンを含み；前記ステ
ップ（ａ）が各ＦＥＴをエンハンスメントモードのｎ−
チャネル金属酸化物半導体（ＮＭＯＳ）ＦＥＴとして前
記基板上に部分的に形成することを含み；及び前記ドー
ピングステップが、各ＦＥＴを常時ＯＮとするために少
なくとも約２×１０16ions／cm3 の濃度までひ素イオン
により各ＦＥＴのチャネル領域をイオン注入することを
含む、請求項１０記載の論理ゲート構造の製造方法。 - 【請求項１２】 前記基板がシリコンを含み；前記ステ
ップ（ａ）が各ＦＥＴをエンハンスメントモードのｎ−
チャネル金属酸化物半導体（ＮＭＯＳ）ＦＥＴとして前
記基板上に部分的に形成することを含み；前記ドーピン
グステップが、各ＦＥＴを常時ＯＦＦにさせるために少
なくとも約１．２×１０17ions／cm3 の濃度までボロン
イオンにより各ＦＥＴのチャネル領域をイオン注入する
ことを含む、請求項１０記載の論理ゲート構造の製造方
法。 - 【請求項１３】 前記基板がシリコンを含み；前記ステ
ップ（ａ）が各ＦＥＴをエンハンスメントモードのｐ−
チャネル金属酸化物半導体（ＰＭＯＳ）ＦＥＴとして前
記基板上に形成することを含み；前記ドーピングステッ
プが、各ＦＥＴを常時ＯＮとさせるために少なくとも約
２×１０16ions／cm3 の濃度までボロンイオンにより各
ＦＥＴのチャネル領域をイオン注入することを含む、請
求項１０記載の論理ゲート構造の製造方法。 - 【請求項１４】 前記基板がシリコンを含み；前記ステ
ップ（ａ）が各ＦＥＴをエンハンスメントモードのｐ−
チャネル金属酸化物半導体（ＰＭＯＳ）ＦＥＴとして前
記基板上に部分的に形成することを含み；及び前記ドー
ピングステップが、各ＦＥＴを常時ＯＦＦとさせるため
に少なくとも約１．２×１０17ions／cm3 の濃度までひ
素イオンにより各ＦＥＴのチャネル領域をイオン注入す
ることを含む、請求項１０記載の論理ゲート構造の製造
方法。 - 【請求項１５】 前記基板がガリウムひ素を含み；前記
ステップ（ａ）が各ＦＥＴをエンハンスメントモードの
金属半導体（ＭＥＳＦＥＴ）ＦＥＴとして前記基板上に
部分的に形成することを含み；及び前記ドーピングステ
ップが、各ＦＥＴを常時ＯＮにさせるために少なくとも
約２×１０17ions／cm3 の濃度までシリコンイオンによ
り各ＦＥＴのチャネル領域をイオン注入することを含
む、請求項１０記載の論理ゲート構造の製造方法。 - 【請求項１６】 前記基板がガリウムひ素を含み；前記
ステップ（ａ）が各ＦＥＴをエンハンスメントモードの
金属半導体（ＭＥＳＦＥＴ）ＦＥＴとして前記基板上に
部分的に形成することを含み；及び前記ドーピングステ
ップが、各ＦＥＴを常時ＯＦＦにさせるために少なくと
も約５×１０17ions／cm3 の濃度まで亜鉛イオンにより
各ＦＥＴのチャネル領域をイオン注入することを含む、
請求項１０記載の論理ゲート構造の製造方法。
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| US07/678,489 US5146117A (en) | 1991-04-01 | 1991-04-01 | Convertible multi-function microelectronic logic gate structure and method of fabricating the same |
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