JPS592437A - プログラマブル出力バツフア - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は電子回路に関するものであって、更に詳細には
、集積回路装置に於いて使用される出力段に関するもの
である。

集積回路は従来公知である。集積回路は、通常、最小量
の電力を使用して動作する様に―成される単一のモノリ
シックな半導体物質のブロック内に多数のコンポーネン
トを形成する事にＪ：って構成される。これらの低電力
装置へ入力信号を供給ブる為に、通常、入力バッファが
使用される。同様に、外部回路を駆動するのに適した出
力信号を得る為に、集積回路装置によって発生される低
電圧低電力信号をバッファする為に出カバソファが使用
される。通常、これらの出力バッファ装置は、集積回路
装置の伯の部分と同一の半導体基板内に形成される。

第１ａ図は、出力バッフ７段の一例を示すものであって
、薄々゛オーブンドレイン″バッファとして呼称される
。本例に於いて、オーブンドレイン出力バソフ戸は、Ｎ
チャンネルＭＯＳトランジスタ１６を有しており、該ト
ランジスタ１６のソース１３は接地接続されており、そ
の制御ゲート１１は低電力駆動信号へ接続されており、
且つそのドレイン１２は集積回路装置の出力端子１２へ
接続されている。この様にして、ゲート１１へ高電圧（
論理１）信号が印加されると、Ｎチャンネルトランジス
タ１６はオンし、従って出力端子１２を接地させ、従っ
て電圧源Ｖから負荷装置ＲＬを介して端子１２へ更には
接地へ電流が流れる。

逆に、制御ゲート１１へ低電圧（論理０）が印加される
と、トランジスタ１６はオフし、従って出力端子１２は
開放状態とされる。寄生ダイオード１９及び１５（即ち
、トランジスタ１６を形成する場合に不可避的に形成さ
れるダイオード）が接地とＭＯＳトランジスタ１６のド
レイン及びソースとの間に接続されている。この様なオ
ーブンドレイン構成に於いて、寄生ダイオード１５はそ
のカソードとアノードの両方が接地接続されており、特
に問題はない。この様なオープンドレイン構成に於いて
、端子１２が開放状態とされるか又は正電圧へ接続され
るので寄生ダイオード１９は逆バイアスされる事となる
。第１ａ図の構造の断面図を第１ｂ図に示してあり、両
図に於いて対応する要素には同一の参照番号を使用して
いる。従って、第１ｂ図に於いて、トランジスタ１６は
Ｐ型基板１４と、Ｎ型ソース１３と、Ｎ型ドレイン１２
と、フィールド酸化領域９８と、ゲート絶縁領１ｆｉ、
９９と、制御ゲート１１とを有している。寄生ダイオー
ド１５は、Ｐ型基板１４とＮ型ソース１３との間に形成
されるＰＮ接合によって形成されている。

同様に、寄生ダイオード１９は、Ｐ型基板１４とＮ型ド
レイン１２との間に形成されているＰＮ接合によって形
成されている。

別のタイプの従来の出ノｊバッファを大略第２ａ図に示
しである。出力バッフ７２０は、屡々、”　ＣＭ　ＯＳ
ブシュプル″出力段と呼称されるものであって、この構
成に於いては相補型のＰチャンネル及びＮチャンネルト
ランジスタ２２．２３を使用している。Ｐチャンネルト
ランジスタ２２のソースは端子２１に印加される正電圧
源■へ接続されている。Ｐチャンネルトランジスタ２２
のドレインはＮチャンネルトランジスタ２３のドレイン
に接続されており、出力端子１２がその間に接続されて
いる。Ｎチャンネルトランジスタ２３のソースは接地接
続されている。トランジスタ２２のゲート１１ａとトラ
ンジスタ２３のゲート１１ｂは端子１１へ共通接続され
ており、端子１１はＣＭＯＳブシュプルバッフ１段２０
によってバッファされるべき入力信号を受取る。論理０
（低電圧）信号が端子１１に印加されると、Ｐチャンネ
ルトランジスタ２２がオンし、Ｎチャンネルトランジス
タ２３がオフし、その結果出力端子１２が端子２１へ接
続され、従って略Ｖと等しい値の電圧が出力端子１２上
に現れる。逆に、論理１（高電圧）信号が端子１１へ印
加されると、Ｐチャンネル１−ランジスタ２２がオフす
ると共にＮチャンネルトランジスタ２３がオンし、その
結果トランジスタ２３を介して出力端子１２が接地され
る。

寄生ダイオード２４と２５とがＰチャンネルトランジス
タ２２のソース及びドレインと電圧源Ｖとの間に形成さ
れている。同様に、図示した如く、寄生ダイオード２６
及び２７がＮチャンネルトランジスタ２３のドレイン及
びソースと接地との間に形成されている。

第２ａ図の構造の断面を１２ｂ図に示してあり、両図に
於いて対応する要素には同一の参照番号を使用している
。従って、Ｎ型基板１４が電圧ＲＶへ接続されており、
Ｐ型ウェル領域８１が基Ｆｉ１４内に形成されている。

Ｐ型ウェル領域８１は接地接続されている。Ｎ型基板１
４内にＰチャンネルトランジスタ２２が形成されており
、該トランジスタ２２のソースは端子２１へ接続されて
おり、そのドレインは端子１２へ接続されており、且つ
その制御ゲート１１ａは端子１１へ接続されている。寄
生ダイオード２４及び２５（第２ａ図）がトランジスタ
２２のソース及びドレインとＮ型基板１４との間に形成
されているＰＮ接合によって形成されている。同様に、
Ｎチャンネルトランジスタ２３がＰ型ウェル８１内に形
成されている。

Ｎ５１−ヤンネルトランジスタ２３のソース３９は接地
されており、そのドレインは端子１２へ接続されており
、且つそのゲート１１ｂは端子１１へ接続されている。

Ｎチャンネルトランジスタ２３の寄生ダイオード２６及
び２７はＰウェル８１とトランジスタ２３のＮ型ドレイ
ン領域及びソース領域との間に形成されているＰＮ接合
によって形成されている。

再度、第２ａ図に関し説明すると、ＣＭＯ３出カバツカ
バッフ１する場合に、出力端子１２と端子９３へ接続さ
れる正・電圧源との間に接続して外部プルアップ抵抗９
５を使用する事が望ましい事が多い。論理１が端子１１
へ印加されると、Ｐチャンネルトランジスタ２２がオフ
すると共にＮチャンネルトランジスタ２３がオンし、端
子１２上の電圧は実質的に接地電位となる。その反対に
、Ｆ２ａ図に示した如（、端子９３へ印加される電圧が
（Ｖ十Ｖｏ　）よりも大きい場合には（ＶｏはＰＮダイ
オードを順方向バイアスするのに必要な電圧と等しい）
、寄生ダイオード２５は順方向バイアスされ、且つ端子
１２上の電圧は（Ｖ−１−Ｖｏ）の電圧値へクランプさ
れる。従って、プルアップ電圧として端子９３へ印加さ
れる実質的に増加された電圧は、論理ＯがＭ子１７へ印
加された場合に（Ｖ＋Ｖｏ　）へクランプされ、且つＮ
チャンネルトランジスタ２３がオフされると共にＰチャ
ンネルトランジスタ２２がオンされる。更に、この順方
向バイアスした状態は屡々゛ラッヂアップ゛現象を発生
させ、その結果高電力を消費すると共に屡々装置を破壊
する事がある。この様なラッチアップ現象及びラッチア
ップの発生の可能性を最小とする方法は、本願出願人が
１９８３年１月４日付けで出願した欧州特許出願用８３
４０００１３．５号、又それと対応する１９８３年１月
１０日付けで出願したカナダ特許出願用４１９．１８２
号に開示されている。従って、端子９３へ印加される外
部プルアップ電圧と共に外部プルアップ抵抗９５を使用
したい場合には、ＣＭＯＳブシュプル出力バッファ２０
を使用する事は適切ではない。外部プルアップ電圧が必
要な場合には、第１ａ図のオープントレイン型出カバソ
ファ回ｎ１０を使用すべきである。何故ならば、前述し
た如く、寄生ダイオード１９（第１ａ図）が逆バイアス
され、端子１２へ印加される外部電圧の不所望なりラン
プ動作を発生する事がないからである。寄生ダイオード
１９の逆バイアスブレークダウン電圧は、通常、４ｏボ
ルト程度であり、従って通常のプルアップ電圧ではブレ
ークダウンしない。

多くの適用場面に於いて、マイクロプロセザ等の様な単
一集積回路装置があるユーザによっては幾つかの出力リ
ードがオーブンドレイン型出力バッフ１として設けられ
ると共に他の出力リードがている様な出力バツファ構成
を有するものである事が要求され、一方別のユーザによ
っては異なった出力バッフ７Ｍ４成を有するものである
事が要求される。従って、従来、この様な状態の下に於
いては、各々が同一の機能を達成するものではあるが異
なった出力バッフ１１ｆ８成を有すべり設８１され製造
された別個の多数の製品を製造する事が必要であった。

明らかに、顧客に対し所望のタイプの出カバソファ構成
を供給ブる為に多数の別個の製品を設計し且つ製造する
必要があるという事は高価であり、且つ顧客の要求に迅
速に態様する事が可能である様に多数の在庫を抱えてお
くか、又は顧客の要求する出カバソファ構成とする為に
原材料のシリコン基板から特定の装置を製造７る為に顧
客を長時開時たせる事が必要となる。

本発明は、以上の点に鑑み成された心のであって、上述
した如き従来技術の欠点をＷ潤づる事を目的とする。本
発明によれば、オーブンドレイン型出力バッフ１又はＣ
ＭＯＳブシュプル型出カバソファとして機能すべくプロ
グラムする事の可能な単−出力バッフ１段を有する構成
体が提供される。本発明に基づいて構成された出力バッ
ファ段は、幾つかの方法の内の１方法でプログラムされ
る。本発明の１実施形態に於いては、出力バッフ１をプ
ログラムする為に使用される製造工程はエンハンスメン
トドーピング及びデプリションドーピングであって、出
ノｊバッファの幾つかの装置は常にオフ状態を維持する
か又は常にオン状態を維持する様にプログラムされ、そ
の結果出力バッフ１はオーブンドレイン型出力バッファ
としてか又はＣＭＯＳブシュプル型出力バッファとして
機能する様にプログラムされる。

以下、添付の図面を参考に、本発明の具体的実施の態様
に付いて詳細に説明する。

プログラマブル（プログラム可能）出力バッフ１段の１
形態の概略図を第３図に示しである。第３図のプログラ
マブル出力バッフ１段３０は、第２ａ図に示した従来の
ＣＭＯＳブシュプル出力バッフ１段２０と類似している
。しかしながら、プログラマブル出力バッフ７段３０を
ＣＭＯＳブシュプル出力段として使用する場合には、プ
ログラマブル即ち書込可能な導電性リンク１７３をＰチ
ャンネルトランジスタ２２のソースとＮチャンネルトラ
ンジスタ２３のドレインとを接続する為に使用する。そ
の反対に、プログラマブル出力段３０をオーブントレイ
ン出力段として使用づる場合には、導電性リンク１７３
を形成さゼず、従ってＰチャンネルトランジスタ２２を
電気的に分離させると共に、Ｐチャンネルトランジスタ
２２が出力段３０の動作に於いて何等影響を与えない様
にする。この様にして、出ノｊ段３０はオーブントレイ
ン出力バッファとして握能し、その際にＮチャンネルト
ランジスタ２３はオーブンドレイン出ツノバッファの機
能を実行する。

導電性リンク１７３は種々の方法で形成する事が可能で
ある。例えば、）η電性リンク１７３を可溶性リンクと
して形成づ−る事が可能であり、その場合には充分な大
きさのプログラム（８込）電流によって破壊させ可溶性
リンクを開放させる。従って、プログラマブル出力バッ
ファ３０をＣＭＯＳブシュプル出力段として使用する場
合には、可溶性リンク１７３はそのままの状態に維持さ
れる。

逆に、プログラマブル出力バッファ３０をオーブンドレ
イン出ツノバッファとして使用する場合には、可溶リン
ク１７３へ大電流を通過さぼる事によって開放状態とさ
せる。出力バッファをプログラム（書込）する上で可溶
性リンクを使用する場合の主要な欠点としては、意図せ
ずに装置の出力リードをプログラム電圧以上の電圧へ接
続する事によって可溶性リンクを破壊する事があるとい
う事である。従って、装置の出力リードが偶発的に外部
電圧へ短絡されると、その出力リードと関連している出
力バッファはその可溶性リンクが開放される事によって
プログラムされ、その結果ＣＭＱＳブシュプル出力バッ
ファを必要とする個所にオーブントレイン出力バッファ
が構成される事となり、装置を無用なものとしてしまう
。従って、出カバソファのプログラムを行なう為には可
溶性リンクを使用するというよりは寧ろその他の方法を
使用する事が望ましい。

別のプログラマブル出力バッフＴに於いては、集積回路
チップの表面上に相互接続パターンを形成する際に導電
性リンク１７３を形成する（又は削除する）。この相互
接続パターンは、金属化層（通常は、アルミニウム又は
アルミニウム合金）。

ポリシリコン、又は拡散領域の何れかににって構成する
。従って、装置上に相互接続パターンを形成する際に、
導電性リンク１７３が形成され、出力バッファ３０がＣ
ＭＯＳブシュプル出ツノバッファとして機能する場合に
はＰデセンネル１−ランジスタ２２のドレインをＮチャ
ンネルトランジスタ２３のドレインへ電気的に接続させ
る。その反対に、チップの表面上に相互接続パターンを
形成する際に導電性リンク７７３を省略する場合には、
出力バッファ３０をオープンドレイン出力バッファとし
て機能させる場合に、Ｐチャンネルｊ〜ランジスタ２２
のドレインとＮチャンネル１〜ランジスタ２３のドレイ
ンとの間に電気的接続を設（プない様にする。

出力バッフ７３０をプログラムする為に金属マスクを使
用する事が望ましい。何故ならば、金属相互接続部は集
積回路装置の製造工程の比較的後の段階で形成されるか
らである。更に、本発明プログラマブル出力段を使用す
る事の可能な多くの装置に於いては金属相互接続マスク
によってプログラムされる他のコンポーネントを有して
いる。

例えば、幾つかのリードオンリーメモリ（ＲＯＭ）は金
属相互接続パターンを適宜設計する事によってプログラ
ムされる。しかしながら、ＲＯＭセルの様な他の装置が
金属相互接続パターンを使用する事によってプログラム
されるものでない場合には金属相互接続パターンを使用
して出カバソファをプログラムする事は好ましい事では
ない。何故ならば、その場合には各々の装置のタイプを
プログラムする為に２個の別個のプログラム用マスクが
必要となり、即ちＲＯＭセルをプログラムする為の１個
のマスクと出力バッファをプログラムする為の金属マス
ク乃至はコンタクトマスクの何れかのマスクである。

最近の集積回路製造技術に於いては、ＲＯＭセルをプロ
グラムする為の手段として金属相互接続パターンを使用
する事を魅力のないものとしている。何故ならば、エン
ハンスメンＩ−Ｍ置又はデブリション装置として選択的
にＲＯＭセルを形成する為に選択的にドーパントを導入
する事ににってプログラムしたＲＯＭセルを使用する更
によりＲＯＭセルの寸法を著しく減少する事が可能であ
り、従ってＲＯＭの集積度を向上さゼる事が可能だから
である。選択的にドーパンｉ〜を導入づる事にＪ：って
プログラムされるこの様なＲＯＭセルを使用した場合に
は、金属相互接続部からＲＯＭセルへ電気的コンタクト
を選択的に形成するか又は形成しないかという事によっ
てプログラムを行なう所謂″コンタクト型ＲＯＭの場合
と比較して約４倍集積度を向上させる事が可能である。

同様に、ドーパントを選択的に導入する事によってプロ
グラムされるこの様なＲＯＭセルを使用した場合には、
ＲＯＭコードを実行すべく構成された特定の金属相互接
続パターンによって決定される選択的な接続部又は非接
続部を設ける事によってプログラムされる所謂゛金属マ
スク型ＲＯＭの場合と比較して約１０倍集積度を向上す
る事が可能である。従って、コンタクトマスク又は金属
相互接続マスクによってプログラムされるＲＯＭを使用
するという事は好ましい事ではなく、且つこの様なＲＯ
Ｍに対して、コンタクトマスク又は金属相互接続マスク
によってプログラムされる出力バッフ１を使用するとい
う事も好ましい事ではない。

概略第４ａ図に示した本発明の別の構成に於いては、第
２ａ図の回路にＮチャンネルトランジスタ４３が付加さ
れており、Ｎチャンネルトランジスタ４３はＰチャンネ
ルトランジスタ２２のソースとＮチャンネルトランジス
タ２３のドレインとの間に直列接続して設けられている
。この場合に、Ｎチャンネルトランジスタ４３はスイッ
チとして機能する。Ｎチャンネルトランシタ４３の制御
ゲート４４へ論理Ｏ（低電圧）が印加されると、Ｎチャ
ンネルトランジスタ４３はオフし、従ってトランジスタ
２２のドレインをトランジスタ２３のドレインから電気
的に遮断された状態とし、プログラマブル出力バッファ
４０をオーブンドレイン出力バッファとして動作させる
。一方、Ｎチャンネルトランジスタ４３の制御ゲート４
４へ論理１（高電圧）が印加されると、Ｎチャンネルト
ランジスタ４３が導通状態となり、従ってＰチャンネル
トランジスタ２２のドレインはＮチャンネルトランジス
タ２３のドレインへ接続され、プログラマブル出力バッ
ファ４０（第４ａ図）がＣＭＯＳブシュプル出力バッフ
ァと同様の機能を行なう。

しかしながら、電圧Ｖは、通常、集積回路内に於いて得
られる最大の電圧であるから、論理１信号がＮチャンネ
ルＭＯＳトランジスタ４３のゲート４４へ印加される電
圧Ｖと等しい場合には、論理１と対応する出力電圧（即
ち、Ｐチャンネルトランジスタ２２がオンでＮチャンネ
ルトランジスタ２３がオフ）は（Ｖ−ＶＴ）と等しくな
る。尚、ＶＴはＮチャンネルトランジスタ４３のスレッ
シュホールド電圧である。この事はあまり望ましい事で
はない。何故ならば、ＣＭＯＳブシュプル出力バッファ
は、通常、電圧■に対応して論理１出力信号を供給する
事が要求されるからである。更に、ＮチャンネルＭＯＳ
トランジスタ４３の代りにＰチャンネルＭＯＳトランジ
スタを使用する事はできない。何故ならば、前述した如
く、寄生ＰＮダイオードを出力端子１２と接地との間に
接続する事となり、出力バッファ４０を外部プルアップ
手段を有するオープンドレイン出力バッファ（即ち、Ｐ
チャンネルスイッチ４３がオフ）として使用する場合に
前記ダイオードが順方向バイアスされるからである。

本発明の好適実施例を大略第５図に示しである。

第５図に示したプログラマブル出力バッフ７５０は第４
ａ図に示したプログラマブル出力バッファ４０と類似し
ている。しかしながら、第５図に示した実施例に於いて
は、トランジスタ５１と５２とが設けられており、これ
らのトランジスタによって、出力バッフ１５０をＣＭＯ
Ｓブシュプル出力バッフ１として動作させるか又はオー
プンドレイン出力バッファとして動作させる為に出力バ
ッファ５０をプログラムする為にＮチャンネルトランジ
スタ４３の制御ゲート４３へ適宜のバイアス電圧を供給
する。本実施例に於いては、トランジスタ５１はＮチャ
ンネルデバイスで構成されており、そのドレインは正電
圧８！（本例ではＶ）へ接続しており、そのゲート及び
ソースは共通接続されると共にＮチャンネルトランジス
タ５２のドレインとＮチャンネルトランジスタ４３の制
御ゲート４４とに接続されている。トランジスタ５２の
制御ゲート及びソースは共通接続されると共に接地され
ている。

本発明プログラマブル出力バッファがＣＭＯＳブシュプ
ル出力バッフ１として機能すべくプログラムされる、即
ち書込がされる場合には以下の如く行なわれる。第１ド
ーピング工程の際に、Ｐチャンネルトランジスタ２２と
、Ｎチャンネルトランジスタ２３と、Ｎチャンネルトラ
ンジスタ５２とがエンハンスメント型デバイスとして形
成される。Ｎチャンネルエンハンスメントトランジスタ
がオンする為には、そのゲートとソースとの間に最小の
正のスレッシュホールド電圧が存在する事を必要とする
。同様に、Ｐチャンネルエンハンスメントトランジスタ
がオンする為にはそのゲートとソースとの間にその負の
スレッシュホールド電圧と等しいか又は一層負の電圧が
存在する事を必要とする。２番目のドーピング工程の際
に、Ｎチャンネルトランジスタ４３及び５１をデプリシ
ョンデバイスとして形成する。Ｎチャンネルデプリショ
ンデバイスがオンする為には、そのゲートとソースとの
間にその負のスレッシュホールド電圧より大きいか又は
それと等しい値の電圧が存在する事を必要とする。従っ
て、Ｎチャンネルデプリショントランジスタ５１のゲー
トとソースとを共通接続した場合には、その間の電圧差
はＯであり、従ってＮチャンネルデブリショントランジ
スタ５１の負のスレッシュ・ホールド電圧よりも高い値
である。従って、Ｎチャンネルデプリショントランジス
タ５１は導通状態となる。同様に、Ｎチャンネルエンハ
ンスメントトランジスタ５２の制御ゲートとソースとを
共通接続した場合には、それらの間の電圧差はＯであり
、従ってＮ′ｆ−ヤンネルエンハンスメント１〜ランジ
スタ５２の正のスレッシュホールド電圧よりも低い値で
あり、その結果トランジスタ５２はオフ状態を維持する
。この様にして、導通状態にあるデプリション１−ラン
ジスタ５１を介して正電圧■がＮチャンネルデプリショ
ントランジスタ４３の制御ゲート４４へ印加される。出
力端子１２に於ける電圧は電圧Ｖを超える事がないので
（何故ならば、この場合には、プログラマブル出力段５
０はＣＭＯＳブシュプル出力段として使用されているか
らである）、Ｎヂャンネルデブリション１〜ランジスタ
４３の制御グー！−４４上で得られる電圧Ｖとトランジ
スタ４３のソース上で１９られる電圧との間の電圧差は
Ｏより小さくなるという事はなく、デプリショントラン
ジスタ４３の負のスレッシュホールド電圧よりも大ぎい
ものであるから、トランジスタ４３は導通状態となる。

従って、トランジスタ４３はＰチャンネルトランジスタ
２２のドレインとＮチャンネル［・ランジスタ２３のド
レインとを接続する低インピーダンス径路を提供し、従
ってプログラマブル出力段５０をＣＭＯＳブシュプル出
力バッフ１と・　して動作させる事となる。

一方、プログラマブル出力バッフ７５０をオープンドレ
イン出力バッファとして機能させる場合には以下の如く
してプログラム、即ち書込を行なう。先ず、成るドーピ
ング工程に於いて、Ｐチャンネルトランジスタ２２と、
Ｎチャンネルトランジスタ２３と、Ｎチャンネルトラン
ジスタ４３と、Ｎチャンネルトランジスタ５１とをエン
ハンスメントデバイスとして製造する。２番目のドーピ
ング工程に於いて、Ｎチャンネルトランジスタ５２をデ
ブリションデバイスとして形成する。Ｎチャンネルトラ
ンジスタ５１をエンハンスメントデバイスとして形成し
ており、且つそのゲートとソースとは共通接続されてお
りこれらの間の電圧は。

であるから、エンハンスメントデバイス５１はオフ状態
を維持する。一方、Ｎチャンネルトランジスタ５２はデ
プリションデバイスとして構成されており、且つそのゲ
ートとソースとは共通接続されていてそれらの間の電圧
差はＯであってその負のスレッシュホールド電圧よりも
高い値であるから、デプリションデバイス５１はオン状
態を維持する。デプリションデバイス５２がオンしてい
るので、Ｎチャンネルエンハンスメントトランジスタ４
３の制御ゲート４・４は実効的に接地されている。従っ
て、トランジスタ４３の制御ゲート４４とソースとの間
の電圧差はエンハンスメントトランジスタ も大きくなることはないので、トランジスタ４３はオフ
状態を維持する。トランジスタ４３がＡ）しているので
、Ｐヂャンネｊ・ランジスタ２２は実効的に切断された
状態となっており、従ってＮチャンネルトランジスタ２
３がオープンドレイン出カバッフ１として機能する事と
なる。重要な事であるが、出力端子１２へ印加される外
部プルアップ電圧はＮチャンネルトランジスタ４３のソ
ース対ドレインブレークダウン電圧を超えるものであっ
てはならない。そうでないと、トランジスタ４３はオー
プンスイッチ即ち開放状態にあるスイッヂとして機能す
る事がなく、且つ出力バッファ５０は適切に動作を行な
う事がない。しかしながら、当業者等に周知なＭＯ８半
導体製造技術を使用する事により、Ｎチャンネルエンハ
ンスメントトランジスタ４３のソース対ドレインブレー
クダウン電圧を１５ボルト程度とする事ができ、この様
な電圧値は、出力バッファ５ｏがオープンドレイン出力
バッファとして使用される場合に端子１２へ印加される
典型的な外部プルアップ電圧と比べて十分に高い値であ
る。

本発明は、相補型金属−酸化物−シリコン（０ＭＯ８）
装置を製造する何れの方法にも適用する事が可能なもの
であって、当業者等に周知な０ＭＯ８装置を製造する従
来の製造方法に適用する事も可能なものである。本発明
の１実施例に於いては、約６５０人のゲート酸化膜厚さ
を有する０ＭＯ８装置を、結晶面（１００）を有し且つ
約２乃至４Ω・ａｍの固有抵抗を有するＮ型シリコン基
板内に形成する。約７Ｘ１０’原子数／　ｃｍ’のドー
ズ量で約１００ＫｅＶのエネルギでボロンイオンをイオ
ン注入し、且つ約５００分間約１，１５０℃の温度で乾
燥酸素中において酸化する事によってドライブさせてＰ
型ウェル領域をＮ型基板内に形成する。ｉｌｉ後に形成
すべきＮヂレンネルデブリショントランジスタの爾後に
形成すべきＮチ１７ンネル領域内に約３Ｘ１０１２原子
数／　ａｍ’のドーズ量で約１００ＫｅＶのエネルギで
砒素イオンを選択的にイオン注入し、約−５ボルトのス
レッシュホールド電圧を有するＮチャンネルデブリショ
ンデバイスを形成する。約２　Ｘ　１０　”原子数／ｃ
ｍ’　ドーズ量で約４０ＫｅＶのエネルギでボロンイオ
ンをイオン注入する事によってＰチャンネルのスレッシ
ュホールド電圧調整を行ない、１’＞−０，８ポル］〜
のスレッシュホールド電圧を有するＰ　：ｆ−Ｖンネル
スレッシュホールド電圧とさせる。次いで、約５Ｘ１０
　　原子数／ｃｍ’のドーズ量で約４０ＫｅＶのエネル
ギで砒素イオンをイオン注入する事によってＰウェル内
にＮ＋ソース領域及びドレイン領域を形成する。次いで
、これらのＮ＋ソース領域及びドレイン領域を被覆して
酸化膜を形成する事ドよってＮ＋ソース領域及びドレイ
ン領域をドライブする。なお、この酸化膜は約４０分間
約１，０００℃の温度で乾燥酸素中に於いて熱酸化する
事によって形成する。次いで、約５×１０　原子数／ａ
ｍ’のドーズｍで約３０ＫｅＶのエネルギでボロンイオ
ンをイオン注入する事によってＮ型基板内にＰ＋ソース
領域及びドレイン領域を形成する。

上述した技術に於いては、夫々、約＋０．８ボルト及び
−０，８ボルトのスレッシュボールド電圧を有するＮチ
ャンネルエンハンスメントトランジスタ及びＰチャンネ
ルエンハンスメントトランジスタが形成されると共に、
約−５，０ボルトのスレッシュホールド電圧を有するＮ
チャンネルデブリショントランジスタが形成される。

以上、本発明の具体的実施の態様について詳細に説明し
たが、本発明はこれら貝体例にのみ限定されるべきもの
ではなく、本発明の技術的範囲を逸脱する事なしに種々
の変形が可能である事は勿論である。

【図面の簡単な説明】

第１ａ図は従来のオーブンドレイン型出力バッファ段を
示した概略図、第１ｂ図は第１ａ図の回路を構成する半
導体構成体の断面を示した断面図、第２ａ図は従来のＣ
ＭＯＳブシュプル型出力バッフ１段を示した概略図、第
２ｂ図は第２ａ図に示した回路を構成する半導体構成体
の断面を示した断面図、第３図は本発明の１実施例に基
づいて構成された出力バッフ１段を示し１こ概略図、第
４ａ図は本発明の別の実施例に基づいて構成された出力
バッファ段の概略図、第４ｂ図は第４ａ図に示した回路
を構成する半導体構成体の１実施例の断面を示した断面
図、第５図は本発明の更に別の実施例に基づいて構成さ
れた出力段の概略図、である。 （符号の説明） ３０：　　ＣＭＯＳブシュプル出力段 １７３：　導電性リンク ４０．５０：　　プログラマブル出ノノバッフ７手続補
正口 昭和５８年　７月１９日 特許庁長官　　若　杉　和　夫　　殿 １、事件の表示　　　昭和５８年　特　許　願　第　１
００３３５　　号２、発明の名称　　　プログラマブル
出力バッファ３、補正をする者 事件との関係　　　特許出願人 コーポレーション ４、代理人 ５、補正命令の日付　　　自　　発

Claims (1)

1. 【特許請求の範囲】 １、オープンドレイン出力バッファとして動作するか又
   は相補型金属−酸化物−シリコン（０ＭＯ８）ブシュプ
   ル出力バッファとして動作すべくプログラムする事が可
   能である事を特徴とするプログラマブル出力バッファ。 ２、上記第１項に於いて、前記プログラマブル出力バッ
   フ７をプログラムする手段と、トレインが正電圧源へ接
   続されておりゲートが制御信号へ接続されており且つソ
   ースが前記プログラマブル出力バッファをプログラムす
   る手段へ接続されている第１ＰチヤンネルＭＯＳトラン
   ジスタと、ドレインが前記プログラムする手段へ接続さ
   れておりゲートが前記制御信号へ接続されており且つソ
   ースが基準電圧へ接続されでいる第１ＮチヤンネルＭＯ
   ８ｔ−ランジスタと、前記第１ＮチャンネルＭＯＳトラ
   ンジスタの前記ドレインへ接続されている出力ノードと
   を有しており、前記プログラマブル出力バッファがＣＭ
   ＯＳブシュプル出力バッファとして機能する場合には前
   記プログラムする手段が前記第１ＰチヤンネルＭＯＳト
   ランジスタの前記ソースと前記第１ＮチャンネルＭＯＳ
   トランジスタの前記ドレインとの間に低インピーダンス
   径路を与え、且つ前記プログラマブル出力バッフ１がオ
   ープントレイン出力バッファとして機能する場合には前
   記第１ＰチヤンネルＭＯＳトランジスタの前記ソースと
   前記第１ＮチャンネルＭＯＳトランジスタの前記ドレイ
   ンとの間に高インピーダンス径路を与える事を特徴とす
   るプログラマブル出力バッファ。 ３、上記第２項に於いて、前記プログラムする手段が、
   ドレインを前記第１ＰチヤンネルＭＯＳトランジスタの
   前記ソースへ接続されておりソースが前記第１Ｎチヤン
   ネルＭＯ８トランジスタの前記ドレインへ接続されてお
   り且つゲートがプログラム用電圧へ接続されている第２
   ＮチャンネルＭＯＳトランジスタを有しており、低プロ
   グラム用電圧が前記第２ＮヂヤンネルＭＯＳトランジス
   タをオフさせて前記プログラマブル出力バッファをオー
   ブントレイン出力バッファとして機能させ、且つ高プロ
   グラム用電圧が前記第２ＮチヤンネルＭＯ８）ランジス
   タをオンさせて前記プログラマブル出力バッファをＣＭ
   ＯＳブシュプル出力バッファとして機能させる事を特徴
   とするプログラマブル出力バッファ。 ４、上記第３項に於いて、前記プログラム用電圧を与え
   るプログラム用回路が、ドレインを正電圧源へ接続され
   ておりゲート及びソースが前記第２ＮチャンネルＭＯＳ
   トランジスタの前記グーｔ−へ共通接続されている第３
   ＮヂヤンネルＭＯＳトランジスタと、ドレインが前記第
   ２ＮチャンネルＭＯＳトランジスタの前記ゲートへ接続
   されておりゲートとソースが前記基準電圧へ共通接続さ
   れている第４ＮチャンネルＭＯＳトランジスタとを有し
   ており、前記出力バッファがオーブントレイン出力バッ
   ファとしてプログラムされる場合には前記第２及び第３
   ＮチャンネルＭｏｓトランジスタをエンハンスメント装
   置として形成すると共に前記第４ＮチャンネルＭＯＳト
   ランジスタをデプリション装置として形成し、一方前記
   出力バッファをＣＭＯＳブシュプル出力バッファとして
   プログラムする場合には前記第２及び第３Ｎチャンネル
   ＭＯＳトランジスタをデブリション装置どして形成する
   と共に前記第４ＮチャンネルＭＯＳトランジスタをエン
   ハンスメント装置として形成する事を特徴とするプログ
   ラマブル出力バッフ１゜