JPH02201935A

JPH02201935A - コピー防止付回路ロジツク

Info

Publication number: JPH02201935A
Application number: JP1307786A
Authority: JP
Inventors: S Krafts Harold; ハロルド　エス．クラーフツ
Original assignee: NCR Corp
Current assignee: NCR Voyix Corp
Priority date: 1988-12-02
Filing date: 1989-11-29
Publication date: 1990-08-10

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は集積回路装置の機能再生を防止する構造及び
方法に関する。この発明は、特に従来のコンピュータ・
エイド・デザイン・ツールで構成された応用特定集積回
路（ＡＳＩＣ）タイプの装置に対しコピー防止を行うに
適した集積回路ロジック構造及び使用を含む。

〔従来の技術〕

集積回路装置の設計及び製造の発展はコンピュータ・エ
イド・デザイン・ツールを使用して電子回路の日常的機
能再生を可能にするだけ十分に進展してきた。選ばれた
電子機能を集積回路装置に実施する技術は一般に“セル
・ライブラリ“又は“ゲート・アレイ”製品として知ら
れている。この製造技術の使用は電子設計の機能を複製
するよう特定の内部構造を有するセルの選択的設置及び
接続を含み、その後者の技術は設計者によって特定され
たセル状機能を提供するために規定されたパターンに従
ってアクティブ電子装置のグループを選択的に接続する
ことによって実質的に同一目的を達成する。

個々のセル又は接続された装置のグループによって形成
された電子機能は集積回路製品の分析により容易に識別
することができる。コンピュータ・エイド・デザイン装
置の使用可能に伴い、ひとたびセル又は機能グループが
識別されると、製品の機能のコピーは比較的簡単である
。その後、複合半導体製品の再生は知的所有権による負
担のリスクのあるマスク・ワーク形状を発生しないよう
コンピュータ・エイド・デザイン装置を使用して簡単に
達成することができる。機能、例えばフリップ・フロッ
プ、ロジック・ゲート及びそれらの接続はトランジスタ
及び接続レイアウトとは対照的にコピーされる。

〔発明が解決しようとする問題点〕

個々の集積回路チップ装置の機能が増加し、印刷回路ボ
ード・アセンブリ全体から予め使用できる性能を含んで
いると、集積回路に含まれている知的所有権の簡単な機
能コピーの防止の重要性及び価値が特に重要事項となる
。原設計者の関心事は、いわゆる等画集積回路製品がそ
れによって作られ、販売される速度及び容易性によって
強調される。利用可能な特許、著作権及びマスク・ワー
クの保護などは屡々使用不能か無用となる。原設計者の
有力な目標は、コピー者が機能等価の集積回路を開発す
る段階で合理的な費用を支払うことを強制されるよう保
証することである。それによって後の開発者に発生する
コストは幾分公平になる。

〔問題点を解決するための手段〕

この発明は、ライブラリ又はゲートΦアレイ機能グルー
プのセルが集積回路ロジック構造の設計に使用される応
用特定集積回路設計の概念で設計できるコピー防止方法
を提供することによって上記の問題を解決した。すなわ
ち、この発明は見えない“ダミー”又は“にせ”の入力
ラインを持つよう構成されたライブラリ又はゲート・ア
レイ・ロジック・セルを使用して達成することができる
。

ダミー又はにせの入力は見かけ上セルによって表わされ
るロジックの真値テーブル出力に矛盾してたまに発生し
たときに検出可能である。原集積回路の機能を再生する
よう試みることによって従来方式で解釈するような明ら
かにセルに規定した機能ロジックのコピーはたまに正し
くないロジック出力状態を発生させ、それ放間らかに間
欠的発生となるようエラーを発生する。

にせの入力を持つセルは正しく動作するセルと見分けが
つかず、時たま不正確な出力状態を発生するというとこ
ろにこの技術の特徴がある。そのために現われるロジッ
ク・エラーは１つの定常的に不正なレベルにある装置か
ら発生する２値状態に比べ、個々に識別するのが非常に
困難である。

又、この発明によるコピー防止構造及び手順は、応用特
定集積回路の全体的機能コピーの防止手段として、ロジ
ックに間欠的エラーを発生させる。

そのため、コピー者は原設計者がなした範囲まで設計を
分析し、理解するよう強制される。

この発明の１つの構造的実施例によると、例えば、３人
力ナンド又はノア・セルのような複合ゲートは選択的注
入によって変更された１入力に応答するコンプリメンタ
リ・トランジスタを持つよう構成される。デイセーブに
されたトランジスタはセル出力のロジック状態を規定す
ることでその入力線の影響を除去する。そのようなセル
は３人カロジック・ゲートとして可視判断可能であるが
、実際に変更された入力線の状態は出力のロジック状態
に影響しない。しかし、そのように明らかなロジック−
セルのコピー版は対応する入力線の２値状態によって影
響される。従って、原セルと見かけ上に等価のコピー・
セルとは機能的に同一でなく、真値テーブルの状態に時
々差異が現われ、コピーされた集積回路装置に時々故障
が発生する。

〔実施例〕

セル・ライブラリ及びゲート・アレイ型集積回路製品の
機能コピーはその原設計者にとって大きな問題である。

集積回路機能の直接コピーを防止する現在の方式は、コ
ピー者を混乱させるために改良した動作特性を有する個
々のトランジスタを選択的に含むことに頼るため応用特
定の集積回路（ＡＳＩＣ）のためには有効ではなかった
。そのような顧客設計の例は米国特許第４．５８３．０
１１号にあり、そこのインバータ・トランジスタ対が選
択的に変更され、ロジックへの入力として設置される。

ロジックに対する入力はそのように２値レベルでその状
態に固定される。その構成の目的はその入力に特別に変
更されたトランジスタを含めることによってロジック・
ゲートに対する１人力を誤って表わすことである。

ＡＳＩＣ製品の設計者における有力な問題は、電子装置
グループが特にトランジスタに無関係にセル機能又はブ
ロックでコピーされるという機能コピーにある。この発
明は、セル内部にコピー防止技術を組入れ、ロジック・
セルに対する入力がＡＳＩＣ装置のどこかに発生して影
響なく動作しつるようにする。セルの入力ではなくその
出力を変更することによって、セルに対する入力信号の
マイクロプローブは、入力−出力ロジックが包括的に分
析されなければ異常性は識別されない。そのようなマイ
クロプローブによるロジック比較は、異常なロジック状
態がたまに発生するということを確認することにより更
に困難にする。

今、明らかにより困難な機能設計のリバース・エンジニ
アリングをなすよう構成されたナンド・ゲートを考察し
よう。そのようなナンド・ゲート勢セルの３人力版は第
１図に示す。ｐチャンネル拳トランジスタｌ、２及び３
とｎチャンネル・トランジスタ４，６及び７が従来の方
式で動作しているとき、入力Ａ、Ｂ及び６間のナンド・
ロジック関係における出力Ｘは下記真値テーブル■に示
す。

テーブル ■ Ｘ＝Ａ−Ｂ−Ｃこの発明は、そこからロジック・ゲートがひき出される
セル・ライブラリ又はゲート・アレイ機能ライブラリが
変更したナンド・セルを含むということを意図するもの
である。このコピー防止構造セルは追加のイオン注入動
作を使用して作られる。その注入は電界効果トランジス
タｌ及び７のチャンネル領域のみを露光する追加のホト
レジスト・マスク・パターンを使用して行われる。追加
の注入は通常線Ａ、Ｂ及びＣで発生する信号の電圧範囲
外に２つのトランジスタ１．７のしきい値を永久に変更
する。

第１図のナンド・セルの電界効果トランジスタ１．７の
チャンネル領域はトランジスタｌを継続的にディセーブ
ルし、トランジスタ７を継続的に可能化するように、ｎ
型ドーパントの追加注入を受ける。それによって、ロジ
ック・セルは線Ｃの信号のロジック状態に応答せず、線
Ａ及びＢの信号のロジック組合せにのみ基づき、出力Ｘ
を発生する。そのように変更したとき、ナンド・セルの
真値テーブルは下記テーブル■に表わすように修正され
る。

テーブル ■ Ｘ＝Ａ　−Ｂ０　　　　　１　　　　　　　ｌ　　　　　　　１＋１
００ｔｔｔ。

真値テーブルエと■とを比較すると、１組のロジック状
態のみが異なるということがわかる。連続ロジック・セ
ル・ゲートに対する一定のエラー信号の存在がより有効
に現われ、事実、ロジック・セル構造に対する欠点の組
入れは（セル出力において感知された間欠的効果）分析
によって識別するのは非常に困難である。マイクロプロ
ーブの評価は、すべてのロジック状態が真値テーブルの
不一致を識別しうる前にゲートの入力線に強制されなけ
ればならないという事実から複雑である。

同様に、コピー者は間欠エラーをコピー装置の擾似欠陥
、又は原装置の製造上の欠陥と解釈するかもしれない。

又、完全にマイクロプローブし、ロジック・シュミレー
ションした後は、それを不可解な構造とのみするであろ
う。原装置のロジック・セルの数及びその入力接続が増
加すると、セル機能によるコピーの複雑性は指数的に増
加する。

初期的考慮によると、この発明で構成したｌ　９（、を
有するｉｏ、　ｏｏｏゲートのその当時のＡＳＩＣ装置
は事実上現在行われている方法で機能コピーする能力を
排除するであろう。

この現象の例として５人力線を有するロジック・ゲート
を取上げる。そのゲートは３２の潜在入力から１つのエ
ラー出力状態を発生する。明らかに、そのように時々発
生するエラーの識別はマイクロプローブ又はロジック−
シュミレーションによって行われる場合の大きな挑戦と
なる。

間欠エラーの有効性は原ＡＳＩＣ設計のロジック・ゲー
ト・セルの機能入力に対する信号の擬似発生又は時たま
の発生を接続することによって強調することができる。

それによって、コピーされる装置は通常の開発テスト中
にめったに検出されない設計欠陥と併合される。

第２図は、入力Ａ、Ｂ及びＣと出力Ｘとを有するノア・
ロジック・セルに対するこの発明の応用を示す。ｐ型ド
ーパントを用いてコンプリメンタリ・トランジスタ対８
，９に対して選択的注入を行い、線Ｃにおける通常の電
圧レベル入力信号に対して不作動にする。真値テーブル
は８つの可能性のある入力組合せの１つにおいて１つの
エラー出力を有するであろう。

この発明の方式はコンピュータ壽エイド・デザイン・シ
ステムにおいて実施するのが好ましく、原設計者は希望
するロジックを規定し、１組の架空の接続を規定したロ
ジック・セルの作動不能入力に選択的に挿入する。特別
セルの文書化において、その接続をシステムに組入れる
。希望する目標はこの回路の動作に関連するよう表面的
に現われた接続を形成することであり、しかし、実際に
は、希望しない一定でなくたまにコピーしたＡＳＩＣ装
置にエラー状態を発生させることである。

そのようなコピー防止ロジック・セルの追加は製造中、
ディセーブル注入のために選ばれたトランジスタ・チャ
ンネル領域を露光するマスクを使用するマスク動作を必
要とする。この程度の注入はトランジスタのしきい値を
通常の動作電圧レベル以上にシフトした方がよいが、そ
の値は可視又はしみ分析によって検出可能なドーズ・レ
ベル以下に留める必要がある。更に、集積回路製品がマ
スクと共にＲＯＭを含む場合、ＲＯＭに使用した注入マ
スクはこの発明のコピー防止技術の実施に使用すること
ができる。

この発明はセル・ライブラリ又はゲート・アレイＡＳＩ
Ｃの設計にその応用を見出すことができ、この設計及び
シミレーションは通常、トランジスタの顧客再構成をな
しつるように回路設計者にその機会を与えるものではな
い。コピー防止セル又はゲート拳アレイ・グループの設
置及び接続は特別な集積回路装置の設計経験者の介入な
しに集積回路のマスク・ワーク・レベルにおいて達成す
ることができる。

【図面の簡単な説明】

第１図は、選択的に変更したコンプリメンタリ・トラン
ジスタを持つナンド・セルの回路図、第２図は、選択的
に変更したコンプリメンタリ・トランジスタを持つノア
・セルの回路図、第３図は、セルとその接続線とを有す
る応用特定の集積回路の回路図である。図中、１．２及び３・・・ｐチャンネル・トランジスタ
、４，６及び７・・・ｎチャンネル・トランジスタ。出願代理人　　斉　藤　　　　　　勲

Claims

【特許請求の範囲】

（１）複数入力及び出力線間に存するブーリン・ロジッ
ク・アーキテクチャの複数の活性装置で構成された集積
回路ロジック・ブロックであって、該ロジック・ブロッ
クによって表わされる真値表の選択的変更を行うよう選
択的に不作動にされる活性装置を含む集積回路ロジック
・ブロック装置。
（２）前記ロジック・ブロックは活性装置の機能別群で
あって、応用特性の集積回路のためのライブラリ又はゲ
ート・アレイ・セルを形成する特許請求の範囲第１項記
載の集積回路ロジック・ブロック装置。
（３）前記活性装置は電界効果トランジスタである特許
請求の範囲第２項記載の集積回路ロジック・ブロック装
置。
（４）前記活性装置はコンプリメンタリ対に配置された
特許請求の範囲第３項記載の集積回路ロジック・ブロッ
ク装置。
（５）選ばれたコンプリメンタリ対の装置は選択的にデ
イセーブルされる特許請求の範囲第４項記載の集積回路
ロジック・ブロック装置。
（６）前記ロジック・ブロックはオア又はノア・ロジッ
クである特許請求の範囲第１項記載のロジック・ブロッ
ク装置。
（７）前記ロジック・ブロックはアンド又はナンド・ロ
ジックである特許請求の範囲第１項記載のロジック・ブ
ロック装置。
（８）前記ロジック・ブロックはノア・ロジックである
特許請求の範囲第５項記載のロジック・ブロック装置。
（９）前記ロジック・ブロックはナンド・ロジックであ
る特許請求の範囲第５項記載のロジック・ブロック装置
。
（１０）前記選ばれたコンプリメンタリ対は前記電界効
果トランジスタのチャンネル領域における単一ドーパン
ト・タイプの共通に行われた注入のためにデイセーブル
される特許請求の範囲第５項記載のロジック・ブロック
装置。
（１１）セル・ライブラリ又はゲート・アレイ・タイプ
の応用特定集積回路の機能再生を防止する方法であって
、複合レイアウトの補足注入パターンの存在により対応するロジック・ブロックから区別されたロジ
ック・ブロックを前記ロジック要素のライブラリに含み
、前記補足注入パターンに基づき追加のホトレジスト・マスク・パターンを形成するよう追加のホト
リソグラフ処理を製造シーケンスに含み、パターン・ホ
トレジスト・マスクの存在下における応用特定集積回路の製造中に注入して選ばれた
電界効果トランジスタを永久にデイセーブルする各工程
を含む集積回路の機能再生防止方法。
（１２）前記区別されたロジック・ブロックはノア・ゲ
ートである特許請求の範囲第１１項記載の方法。
（１３）前記区別されたロジック・ブロックはナンド・
ゲートである特許請求の範囲第１１項記載の方法。
（１４）前記ロジック要素のライブラリはコンプリメン
タリ構成電界効果トランジスタを含み、前記ホトレジス
ト・マスク・パターンは１対のコンプリメンタリ電界効
果トランジスタを包含するようにした特許請求の範囲第
１１項記載の方法。