JPH0519312B2 - - Google Patents
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- JPH0519312B2 JPH0519312B2 JP59064675A JP6467584A JPH0519312B2 JP H0519312 B2 JPH0519312 B2 JP H0519312B2 JP 59064675 A JP59064675 A JP 59064675A JP 6467584 A JP6467584 A JP 6467584A JP H0519312 B2 JPH0519312 B2 JP H0519312B2
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- Japan
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- sit
- forming
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
発明の分野
本発明は半導体集積回路に製法に係り、特に絶
縁ゲート（MOS）型の静電誘導トランジスタ
（SIT）によるCMOS−SIT型の集積回路に関す
るものである。 本発明者によるSITは、ゲート・ソース間の時
定数が小さくかつチヤンネルの抵抗が小さいこと
により、高速のスイツチングが行なえるという従
来のバイポーラトランジスタ及び電界効果トラン
ジスタにはない非常に優れた特徴を有している。
SITは、ひとつの素子を小さく作ることにより高
密度、高速、低消費電力の集積回路を製作するこ
とができる。接合ゲート型のSITの集積回路の一
形式としての、I2Ｌ型のものは、従来のバイポー
ラトランジスタによるI2Ｌ型のものよりも、消費
電力が約ひとけた小さく、1n秒以下の集積回路
が実用化されている。 いうまでもないことであるが、SITを絶縁ゲー
ト型としたMOS−SITは、接合ゲート型SITよ
りも、高速、低消費電力となる。CMOS集積回
路は従来より低消費電力で動作することは公知で
あるが、電源電力1V以下で高速動作するものは
なかつた。 発明の目的 本発明の目的は従来型のCMOS集積回路より
も高速、低消費電力で動作するCMOS−SITの集
積回路の製造方法を提供することにあり、特に電
源電圧1V以下で動作する集積回路の製造方法を
提供することにある。 MOS−SITを用いたCMOS集積回路は、高
速・低エネルギーの集積回路を提供できる。
CMOSインパータとは、電子がソースからドレ
インに向つて流れるnMOS−SITと、これとは逆
に正孔（正の電荷を有したキヤリア）がソースか
らドレインに向つて流れ込むpMOS−SITを直列
につないだもので、第１図に示すように両者のゲ
ートに同じ入力信号を入れ、また両者のドレイン
から同時に出力を取り出すものである。たとえ
ば、ゲートに負の電圧をかけた時、nMOS−SIT
は電流が流れにくくなり、pMOS−SITには大き
な電流が流れる。SIT−CMOSはFET−CMOS
に比べてチヤンネルが短いから、電流が流れる
（pMOS）側の抵抗は低く、流れない（nMOS）
側ではほとんど流れないため低電圧で動作し、ま
た立ち上がりが指数関数型の電流電圧特性を利用
するので、動作電流が非常に小さいところで回路
構成可能であり、このため消費電力は極めて小さ
くでき、しかもゲート充放電の時定数がFET−
CMOSのそれより小さいから高速動作可能であ
る。 従つて、本発明の構成は下記に示す通りであ
る。即ち、本発明は指数関数型の電流電圧特性を
有するnMOS−SITとpMOS−SITとから成る相
補型MOS−SIT集積回路の製造方法であつて、
以下の ａ 第１導電型の高不純物密度の基板上に前記第
１導電型の不純物密度1010〜1013cm-3の高抵抗
エピタキシヤル層を数μm設ける工程、 ｂ 該エピタキシヤル層の一部に前記第１導電型
とは逆の第２導電型の高抵抗層ウエルを設ける
工程、 ｃ ゲート領域に予定されている２つの部分に
300Å〜500Åの厚さのゲート酸化膜を形成する
工程、 ｄ 前記工程によりつくられたnMOS−SIT領域
とpMOS−SIT領域を交互にフオトレジスト膜
によりマスクし、マスクしていない領域にイオ
ン注入を行なう工程、 ｅ 全面にゲート電極となるべきドープトポリシ
リコンをCVDにより形成し、マスクにより
pMOS−SIT、nMOS−SITのゲート長2μm以
下のMOSゲートを形成する工程、 ｆ pMOS−SIT領域及びnMOS−SIT領域に、
前記MOSゲートを中心として対称にイオン注
入により夫々ドレイン、ソース領域を形成する
工程、 ｇ 前記ドレイン、ソース領域を開口する工程、
を少なく共具える電源電圧1V以下で動作する
相補型MOS−SIT集積回路の製造方法、及び 指数関数型の電流電圧特性を有するnMOS−
SITとpMOS−SITとから成る相補型MOS−SIT
集積回路の製造方法であつて、以下の ａ 第１導電型の高不純物密度の基板上に前記第
１導電型の不純物密度1010〜1013cm-3の高抵抗
エピタキシヤル層を数μm設ける工程、 ｂ 該エピタキシヤル層の一部に前記第１導電型
とは逆の第２導電型の高抵抗層ウエルを設ける
工程、 ｃ ゲート領域に予定されている２つの部分に
300Å〜500Åの厚さのゲート酸化膜を形成する
工程、 ｄ 前記工程によりつくられたnMOS−SIT領域
とpMOS−SIT領域を交互にフオトレジスト膜
によりマスクし、マスクしていない領域にイオ
ン注入を行なう工程、 ｅ 全面にゲート電極となるべきドープトポリシ
リコンをCVDにより形成し、マスクにより
pMOS−SIT、nMOS−SITのゲート長2μm以
下のMOSゲートを形成する工程、 ｆ pMOS−SIT領域に、前記MOSゲートを中
心として対称にイオン注入により夫々ドレイ
ン、ソース領域を形成すると同時に前記高抵抗
層ウエルにp+層を形成する工程、 ｇ nMOS−SIT領域に、前記MOSゲートを中
心として対称にイオン注入により夫々、ドレイ
ン、ソース領域を形成すると同時に、pMOS−
SIT領域にn+層を形成する工程、 ｈ 前記ドレイン、ソース領域を開口する工程、 ｉ 全面にAl電極を形成し、前記nMOS−SIT及
びpMOS−SITのソースと前記p+層、n+層を短
絡する工程、 を少なく共具える電源電圧1V以下で動作する相
補型MOS−SIT集積回路の製造方法としての構
成を有するものである。 発明の概要 以下、図面を参照して本発明の製造法を各工程
に従つて詳細に述べる。 第２図ａ乃至ｌ工程は本発明の一実施例であ
る。 (a) １はSiのSbドープの約１×1018cm-3の基板で
２は１上に気相エピタキシヤル成長によつて形
成した数μmの低不純物密度のn-層である。 (b) 領域３は２に形成したp-ウエル層である。 (c) ４は例えばボロンの拡散法ないしはイオン注
入法により形成した、nMOS−SITチヤンネル
ストツパーであり、１０は４を形成する際のマ
スクで例えばSiO2膜である。 (d) (c)の工程と同様にリンの拡散法ないしは、イ
オン注入法により形成したpMOS−SITチヤン
ネルストツパーである。 (e) ゲート酸化膜１２に引き続き、LOCOS法に
より、ゲート酸化膜よりも厚い、SiO2膜１１
を形成する。 (f) nMOS−SIT領域を、フオトレジスト膜１５
でマスクし、pMOS−SITのチヤンネル領域に
例えばボロンによりイオン注入２０とし、チヤ
ンネルの不純物密度の最適化を図る。 (g) (f)と同様に、pMOS−SIT領域をフオトレジ
スト膜１６でマスクし、nMOS−SITのチヤン
ネル領域に例えばリン又は砒素によりイオン注
入３０をし、チヤンネルの不純物密度の最適化
を図る。 (h) 全面に、ゲート電極となるべき、ドープトポ
リシリコン１８をCVD法により形成し、マス
クによりpMOS−SIT、nMOS−SITのMOSゲ
ートを形成する。 (i) pMOS−SIT領域のドレイン、ソース領域の
為に、Alマスク４０により、pMOS−SIT領域
へ、例えばボロンによるイオン注入を行ない、
p+領域１４，１５を形成する。 (j) (i)工程と同様にして、nMOS−SIT領域へ、
例えばリン又は砒素によるイオン注入を行な
い、n+領域１６，１７を形成する。 (k) イオン注入用のAlマスクを除去した後に、
低温でPSG膜をCVD法に形成し、マスク法に
より、nMOS−SIT及びpMOS−SITのドレイ
ン、ソース領域を開口する。 (l) 上記の開口領域及びn+基板へ、Al層２２を
真空蒸着することにより、電極を形成する。 以上の工程により、CMOS−SIT集積回路が形
成される。ここで用いるn-層の不純物密度はお
およそ1010〜1013cm-3、nMOS−SIT及びpMOS
−SITのソース及びドレイン領域の不純物密度は
1017〜1022cm-3とすれば良い。マスク形成及び、
SiO2膜、Si3N4膜等のエツチングは、化学エツチ
ング法又はプラズマエツチングにより行なうこと
ができる。CVD膜のPSG等の膜は、低温プロセ
スによることが望ましく、常圧化のPSG，CVD
法、又はプラズマCVD法により達成できる。 第２図に示した、CMOS−SITは、nMOS−
SIT，pMOS−SITにおいて、寄生のpn pnサイ
リスタによるラツチアツプが発生する可能性があ
る。 第３図は、上記の寄生サイリスタによるラツチ
アツプを防止するための別の実施例の工程を示
す。 第２図ａよりｈまでの工程は同様であり、第３
図では省略されている。第３図ａは第２図ｉ工程
において、pMOS−SITのソース、ドレインの形
成と同時に、p-ウエルへp+層６０を形成する。 第３図ｂは、第２図ｊ工程においてnMOS−
SITのソース、ドレインの形成と同時に、pMOS
−SIT領域へn+層７０を形成する。 第３図ｃは、Alによる電極形成を示したもの
である。 p-ウエル中に形成したnMOS−SITのソース１
７と、p-ウエル３に形成したp+層６０とをAl２
２により、短絡し、p-ウエルと同電位にするこ
とにより、ラツチアツプを防止することができ
る。これはpMOS−SITにおいても同様である。 前述の実施例による本発明のCMOS型SIT集積
回路のインバータを９段接続したリングオシレー
タを試作したところ、1fJ以下のスイツチングが
得られた。 動作電圧として1V以下、最小スイツチング速
度として、数百pSが容易に得ることが可能とな
つた。 第４図はその特性（スイツチング遅延時間−消
費電力特性）を示す。ゲート絶縁膜としてのSi酸
化膜の厚さは300Åもしくは500Åで、ゲート長Ｌ
は2μmおよび1μmゲート幅W10μmおよび20μmの
ものを試作し、最高スイツチ速度0.2ナノ秒とい
う値を得ている。電源の不要な腕時計なども可能
となる。前述したようにSIT−CMOSは低電圧で
動作し、電源電圧0.1ボルトまたは0.2ボルトでの
動作が確認出来、これはまたSITの低雑音性を示
すものであり、動作範囲も非常に広い。 第４図における特性曲線１〜５は、下記の表の
サンプル番号に対応し、ゲート長、ゲート幅寸法
を併記して示す。
縁ゲート（MOS）型の静電誘導トランジスタ
（SIT）によるCMOS−SIT型の集積回路に関す
るものである。 本発明者によるSITは、ゲート・ソース間の時
定数が小さくかつチヤンネルの抵抗が小さいこと
により、高速のスイツチングが行なえるという従
来のバイポーラトランジスタ及び電界効果トラン
ジスタにはない非常に優れた特徴を有している。
SITは、ひとつの素子を小さく作ることにより高
密度、高速、低消費電力の集積回路を製作するこ
とができる。接合ゲート型のSITの集積回路の一
形式としての、I2Ｌ型のものは、従来のバイポー
ラトランジスタによるI2Ｌ型のものよりも、消費
電力が約ひとけた小さく、1n秒以下の集積回路
が実用化されている。 いうまでもないことであるが、SITを絶縁ゲー
ト型としたMOS−SITは、接合ゲート型SITよ
りも、高速、低消費電力となる。CMOS集積回
路は従来より低消費電力で動作することは公知で
あるが、電源電力1V以下で高速動作するものは
なかつた。 発明の目的 本発明の目的は従来型のCMOS集積回路より
も高速、低消費電力で動作するCMOS−SITの集
積回路の製造方法を提供することにあり、特に電
源電圧1V以下で動作する集積回路の製造方法を
提供することにある。 MOS−SITを用いたCMOS集積回路は、高
速・低エネルギーの集積回路を提供できる。
CMOSインパータとは、電子がソースからドレ
インに向つて流れるnMOS−SITと、これとは逆
に正孔（正の電荷を有したキヤリア）がソースか
らドレインに向つて流れ込むpMOS−SITを直列
につないだもので、第１図に示すように両者のゲ
ートに同じ入力信号を入れ、また両者のドレイン
から同時に出力を取り出すものである。たとえ
ば、ゲートに負の電圧をかけた時、nMOS−SIT
は電流が流れにくくなり、pMOS−SITには大き
な電流が流れる。SIT−CMOSはFET−CMOS
に比べてチヤンネルが短いから、電流が流れる
（pMOS）側の抵抗は低く、流れない（nMOS）
側ではほとんど流れないため低電圧で動作し、ま
た立ち上がりが指数関数型の電流電圧特性を利用
するので、動作電流が非常に小さいところで回路
構成可能であり、このため消費電力は極めて小さ
くでき、しかもゲート充放電の時定数がFET−
CMOSのそれより小さいから高速動作可能であ
る。 従つて、本発明の構成は下記に示す通りであ
る。即ち、本発明は指数関数型の電流電圧特性を
有するnMOS−SITとpMOS−SITとから成る相
補型MOS−SIT集積回路の製造方法であつて、
以下の ａ 第１導電型の高不純物密度の基板上に前記第
１導電型の不純物密度1010〜1013cm-3の高抵抗
エピタキシヤル層を数μm設ける工程、 ｂ 該エピタキシヤル層の一部に前記第１導電型
とは逆の第２導電型の高抵抗層ウエルを設ける
工程、 ｃ ゲート領域に予定されている２つの部分に
300Å〜500Åの厚さのゲート酸化膜を形成する
工程、 ｄ 前記工程によりつくられたnMOS−SIT領域
とpMOS−SIT領域を交互にフオトレジスト膜
によりマスクし、マスクしていない領域にイオ
ン注入を行なう工程、 ｅ 全面にゲート電極となるべきドープトポリシ
リコンをCVDにより形成し、マスクにより
pMOS−SIT、nMOS−SITのゲート長2μm以
下のMOSゲートを形成する工程、 ｆ pMOS−SIT領域及びnMOS−SIT領域に、
前記MOSゲートを中心として対称にイオン注
入により夫々ドレイン、ソース領域を形成する
工程、 ｇ 前記ドレイン、ソース領域を開口する工程、
を少なく共具える電源電圧1V以下で動作する
相補型MOS−SIT集積回路の製造方法、及び 指数関数型の電流電圧特性を有するnMOS−
SITとpMOS−SITとから成る相補型MOS−SIT
集積回路の製造方法であつて、以下の ａ 第１導電型の高不純物密度の基板上に前記第
１導電型の不純物密度1010〜1013cm-3の高抵抗
エピタキシヤル層を数μm設ける工程、 ｂ 該エピタキシヤル層の一部に前記第１導電型
とは逆の第２導電型の高抵抗層ウエルを設ける
工程、 ｃ ゲート領域に予定されている２つの部分に
300Å〜500Åの厚さのゲート酸化膜を形成する
工程、 ｄ 前記工程によりつくられたnMOS−SIT領域
とpMOS−SIT領域を交互にフオトレジスト膜
によりマスクし、マスクしていない領域にイオ
ン注入を行なう工程、 ｅ 全面にゲート電極となるべきドープトポリシ
リコンをCVDにより形成し、マスクにより
pMOS−SIT、nMOS−SITのゲート長2μm以
下のMOSゲートを形成する工程、 ｆ pMOS−SIT領域に、前記MOSゲートを中
心として対称にイオン注入により夫々ドレイ
ン、ソース領域を形成すると同時に前記高抵抗
層ウエルにp+層を形成する工程、 ｇ nMOS−SIT領域に、前記MOSゲートを中
心として対称にイオン注入により夫々、ドレイ
ン、ソース領域を形成すると同時に、pMOS−
SIT領域にn+層を形成する工程、 ｈ 前記ドレイン、ソース領域を開口する工程、 ｉ 全面にAl電極を形成し、前記nMOS−SIT及
びpMOS−SITのソースと前記p+層、n+層を短
絡する工程、 を少なく共具える電源電圧1V以下で動作する相
補型MOS−SIT集積回路の製造方法としての構
成を有するものである。 発明の概要 以下、図面を参照して本発明の製造法を各工程
に従つて詳細に述べる。 第２図ａ乃至ｌ工程は本発明の一実施例であ
る。 (a) １はSiのSbドープの約１×1018cm-3の基板で
２は１上に気相エピタキシヤル成長によつて形
成した数μmの低不純物密度のn-層である。 (b) 領域３は２に形成したp-ウエル層である。 (c) ４は例えばボロンの拡散法ないしはイオン注
入法により形成した、nMOS−SITチヤンネル
ストツパーであり、１０は４を形成する際のマ
スクで例えばSiO2膜である。 (d) (c)の工程と同様にリンの拡散法ないしは、イ
オン注入法により形成したpMOS−SITチヤン
ネルストツパーである。 (e) ゲート酸化膜１２に引き続き、LOCOS法に
より、ゲート酸化膜よりも厚い、SiO2膜１１
を形成する。 (f) nMOS−SIT領域を、フオトレジスト膜１５
でマスクし、pMOS−SITのチヤンネル領域に
例えばボロンによりイオン注入２０とし、チヤ
ンネルの不純物密度の最適化を図る。 (g) (f)と同様に、pMOS−SIT領域をフオトレジ
スト膜１６でマスクし、nMOS−SITのチヤン
ネル領域に例えばリン又は砒素によりイオン注
入３０をし、チヤンネルの不純物密度の最適化
を図る。 (h) 全面に、ゲート電極となるべき、ドープトポ
リシリコン１８をCVD法により形成し、マス
クによりpMOS−SIT、nMOS−SITのMOSゲ
ートを形成する。 (i) pMOS−SIT領域のドレイン、ソース領域の
為に、Alマスク４０により、pMOS−SIT領域
へ、例えばボロンによるイオン注入を行ない、
p+領域１４，１５を形成する。 (j) (i)工程と同様にして、nMOS−SIT領域へ、
例えばリン又は砒素によるイオン注入を行な
い、n+領域１６，１７を形成する。 (k) イオン注入用のAlマスクを除去した後に、
低温でPSG膜をCVD法に形成し、マスク法に
より、nMOS−SIT及びpMOS−SITのドレイ
ン、ソース領域を開口する。 (l) 上記の開口領域及びn+基板へ、Al層２２を
真空蒸着することにより、電極を形成する。 以上の工程により、CMOS−SIT集積回路が形
成される。ここで用いるn-層の不純物密度はお
およそ1010〜1013cm-3、nMOS−SIT及びpMOS
−SITのソース及びドレイン領域の不純物密度は
1017〜1022cm-3とすれば良い。マスク形成及び、
SiO2膜、Si3N4膜等のエツチングは、化学エツチ
ング法又はプラズマエツチングにより行なうこと
ができる。CVD膜のPSG等の膜は、低温プロセ
スによることが望ましく、常圧化のPSG，CVD
法、又はプラズマCVD法により達成できる。 第２図に示した、CMOS−SITは、nMOS−
SIT，pMOS−SITにおいて、寄生のpn pnサイ
リスタによるラツチアツプが発生する可能性があ
る。 第３図は、上記の寄生サイリスタによるラツチ
アツプを防止するための別の実施例の工程を示
す。 第２図ａよりｈまでの工程は同様であり、第３
図では省略されている。第３図ａは第２図ｉ工程
において、pMOS−SITのソース、ドレインの形
成と同時に、p-ウエルへp+層６０を形成する。 第３図ｂは、第２図ｊ工程においてnMOS−
SITのソース、ドレインの形成と同時に、pMOS
−SIT領域へn+層７０を形成する。 第３図ｃは、Alによる電極形成を示したもの
である。 p-ウエル中に形成したnMOS−SITのソース１
７と、p-ウエル３に形成したp+層６０とをAl２
２により、短絡し、p-ウエルと同電位にするこ
とにより、ラツチアツプを防止することができ
る。これはpMOS−SITにおいても同様である。 前述の実施例による本発明のCMOS型SIT集積
回路のインバータを９段接続したリングオシレー
タを試作したところ、1fJ以下のスイツチングが
得られた。 動作電圧として1V以下、最小スイツチング速
度として、数百pSが容易に得ることが可能とな
つた。 第４図はその特性（スイツチング遅延時間−消
費電力特性）を示す。ゲート絶縁膜としてのSi酸
化膜の厚さは300Åもしくは500Åで、ゲート長Ｌ
は2μmおよび1μmゲート幅W10μmおよび20μmの
ものを試作し、最高スイツチ速度0.2ナノ秒とい
う値を得ている。電源の不要な腕時計なども可能
となる。前述したようにSIT−CMOSは低電圧で
動作し、電源電圧0.1ボルトまたは0.2ボルトでの
動作が確認出来、これはまたSITの低雑音性を示
すものであり、動作範囲も非常に広い。 第４図における特性曲線１〜５は、下記の表の
サンプル番号に対応し、ゲート長、ゲート幅寸法
を併記して示す。
【表】
発明の効果
以上述べたように、CMOS型SITは、本発明に
より容易に製造することが可能となり、従来の
CMOS型集積回路よりも優れた低消費電力、高
速度の集積回路の製造方法を提供することができ
る。 さらに本発明によれば、電源電圧1V以下で動
作するCMOSが出来、低雑音であるので、特に
大規模集積回路が容易に実現でき、工業的価値が
極めて高い製造方法が提供される。
より容易に製造することが可能となり、従来の
CMOS型集積回路よりも優れた低消費電力、高
速度の集積回路の製造方法を提供することができ
る。 さらに本発明によれば、電源電圧1V以下で動
作するCMOSが出来、低雑音であるので、特に
大規模集積回路が容易に実現でき、工業的価値が
極めて高い製造方法が提供される。
第１図は、本発明によるCMOS回路構成を示
す。第２図ａ〜ｌは、本発明の一実施例の製造工
程を示す。第３図ａ，ｂ，ｃは、本発明の他の実
施例の製造法を説明する工程図を示す。第４図は
本発明の実施例の特性を示す。
す。第２図ａ〜ｌは、本発明の一実施例の製造工
程を示す。第３図ａ，ｂ，ｃは、本発明の他の実
施例の製造法を説明する工程図を示す。第４図は
本発明の実施例の特性を示す。
Claims (1)
- 【特許請求の範囲】 １ 指数関数型の電流電圧特性を有するnMOS−
SITとpMOS−SITとから成る相補型MOS−SIT
集積回路の製造方法であつて、以下の ａ 第１導電型の高不純物密度の基板上に前記第
１導電型の不純物密度1010〜1013cm-3の高抵抗
エピタキシヤル層を数μm設ける工程、 ｂ 該エピタキシヤル層の一部に前記第１導電型
とは逆の第２導電型の高抵抗層ウエルを設ける
工程、 ｃ ゲート領域に予定されている２つの部分に
300Å〜500Åの厚さのゲート酸化膜を形成する
工程、 ｄ 前記工程によりつくられたnMOS−SIT領域
とpMOS−SIT領域を交互にフオトレジスト膜
によりマスクし、マスクしていない領域にイオ
ン注入を行なう工程、 ｅ 全面にゲート電極となるべきドープトポリシ
リコンをCVDにより形成し、マスクにより
pMOS−SIT、nMOS−SITのゲート長2μm以
下のMOSゲートを形成する工程、 ｆ pMOS−SIT領域及びnMOS−SIT領域に、
前記MOSゲートを中心として対称にイオン注
入により夫々ドレイン、ソース領域を形成する
工程、 ｇ 前記ドレイン、ソース領域を開口する工程、
を少なく共具える電源電圧1V以下で動作する
相補型MOS−SIT集積回路の製造方法。 ２ 指数関数型の電流電圧特性を有するnMOS−
SITとpMOS−SITとから成る相補型MOS−SIT
集積回路の製造方法であつて、以下の ａ 第１導電型の高不純物密度の基板上に前記第
１導電型の不純物密度1010〜1013cm-3の高抵抗
エピタキシヤル層を数μm設ける工程、 ｂ 該エピタキシヤル層の一部に前記第１導電型
とは逆の第２導電型の高抵抗層ウエルを設ける
工程、 ｃ ゲート領域に予定されている２つの部分に
300Å〜500Åの厚さのゲート酸化膜を形成する
工程、 ｄ 前記工程によりつくられたnMOS−SIT領域
とpMOS−SIT領域を交互にフオトレジスト膜
によりマスクし、マスクしていない領域にイオ
ン注入を行なう工程、 ｅ 全面にゲート電極となるべきドープトポリシ
リコンをCVDにより形成し、マスクにより
pMOS−SIT、nMOS−SITのゲート長2μm以
下のMOSゲートを形成する工程、 ｆ pMOS−SIT領域に、前記MOSゲートを中
心として対称にイオン注入により夫々ドレイ
ン、ソース領域を形成すると同時に前記高抵抗
層ウエルにp+層を形成する工程、 ｇ nMOS−SIT領域に、前記MOSゲートを中
心として対称にイオン注入により夫々、ドレイ
ン、ソース領域を形成すると同時に、pMOS−
SIT領域にn+層を形成する工程、 ｈ 前記ドレイン、ソース領域を開口する工程、 ｉ 全面にAl電極を形成し、前記nMOS−SIT及
びpMOS−SITのソースと前記p+層、n+層を短
絡する工程、 を少なく共具える電源電圧1V以下で動作する相
補型MOS−SIT集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59064675A JPS60207368A (ja) | 1984-03-31 | 1984-03-31 | 相補型ｍｏｓ集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59064675A JPS60207368A (ja) | 1984-03-31 | 1984-03-31 | 相補型ｍｏｓ集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60207368A JPS60207368A (ja) | 1985-10-18 |
| JPH0519312B2 true JPH0519312B2 (ja) | 1993-03-16 |
Family
ID=13264981
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59064675A Granted JPS60207368A (ja) | 1984-03-31 | 1984-03-31 | 相補型ｍｏｓ集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60207368A (ja) |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA997869A (en) * | 1973-04-12 | 1976-09-28 | Intersil | Floating body mosfet |
| JPS52117086A (en) * | 1976-03-29 | 1977-10-01 | Sharp Corp | Semiconductor device for touch type switch |
| JPS52149481A (en) * | 1976-06-08 | 1977-12-12 | Toshiba Corp | Semiconductor integrated circuit device and its production |
| JPS5856270B2 (ja) * | 1977-01-11 | 1983-12-14 | 財団法人半導体研究振興会 | 絶縁ゲ−ト型静電誘導電界効果トランジスタ |
| JPS5399778A (en) * | 1977-02-11 | 1978-08-31 | Handotai Kenkyu Shinkokai | Mos and mis electrostatic induction transistor |
| JPS54104290A (en) * | 1978-02-02 | 1979-08-16 | Nec Corp | Complementary mos integrated circuit device |
-
1984
- 1984-03-31 JP JP59064675A patent/JPS60207368A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60207368A (ja) | 1985-10-18 |
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|---|---|---|---|
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