JPH0519326B2 - - Google Patents
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- JPH0519326B2 JPH0519326B2 JP62211609A JP21160987A JPH0519326B2 JP H0519326 B2 JPH0519326 B2 JP H0519326B2 JP 62211609 A JP62211609 A JP 62211609A JP 21160987 A JP21160987 A JP 21160987A JP H0519326 B2 JPH0519326 B2 JP H0519326B2
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Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は巡回型デイジタルフイルタに関し、
特にデイジタルTVやデイジタルVTR等のデイ
ジタル映像機器に使用される巡回型デイジタルフ
イルタに関する。
特にデイジタルTVやデイジタルVTR等のデイ
ジタル映像機器に使用される巡回型デイジタルフ
イルタに関する。
（従来の技術）
第３図に示す従来の巡回型デイジタルフイルタ
（IIR）の基本構成を示す。このフイルタはデイ
ジタル加算器１１，１５と、遅延回路１２，１６
と、係数がａ１，ａ２をそれぞれ有するデイジタ
ル乗算器１３，１４とにより構成され、その伝達
関数Ｈ(z)は、 Ｈ(z)＝１／｛１−（a1＋a2）z-2｝ である。
（IIR）の基本構成を示す。このフイルタはデイ
ジタル加算器１１，１５と、遅延回路１２，１６
と、係数がａ１，ａ２をそれぞれ有するデイジタ
ル乗算器１３，１４とにより構成され、その伝達
関数Ｈ(z)は、 Ｈ(z)＝１／｛１−（a1＋a2）z-2｝ である。
このデイジタルフイルタを実際にハードウエア
として構成する場合には、遅延回路１２，１６は
第４図に示すようにＤ型フリツプフロツプdf１，
df２が使用され、また飽和処理部１７が設けられ
る。この飽和処理部１７は、入力データであるデ
イジタル入力信号Ｘがｎビツト、出力信号Ｙがｍ
ビツト、加算器１１の出力がｌビツト（ｌ≧ｍ）
の場合に、このｌビツトのデータをｍビツトに変
換するためのものである。
として構成する場合には、遅延回路１２，１６は
第４図に示すようにＤ型フリツプフロツプdf１，
df２が使用され、また飽和処理部１７が設けられ
る。この飽和処理部１７は、入力データであるデ
イジタル入力信号Ｘがｎビツト、出力信号Ｙがｍ
ビツト、加算器１１の出力がｌビツト（ｌ≧ｍ）
の場合に、このｌビツトのデータをｍビツトに変
換するためのものである。
飽和処理部１７の入力データをｕとし、出力デ
ータをＶとすると、その入出関係は第５図のよう
になる。つまり、この飽和処理部１７では、入力
データｕが (i)−2(m-1)＜ｕ＜2(m-1)−１ の範囲にある場合にＶ＝ｕを出力し、 (ii)−2(l-1)≦ｕ≦2(m-1) の範囲の場合にはＶ＝−2(m-1)を出力し、 (iii)2(m-1)−１≦ｕ≦2(l-1)−１ の範囲の場合はＶ＝2(m-1)−１を出力するように
なつている。
ータをＶとすると、その入出関係は第５図のよう
になる。つまり、この飽和処理部１７では、入力
データｕが (i)−2(m-1)＜ｕ＜2(m-1)−１ の範囲にある場合にＶ＝ｕを出力し、 (ii)−2(l-1)≦ｕ≦2(m-1) の範囲の場合にはＶ＝−2(m-1)を出力し、 (iii)2(m-1)−１≦ｕ≦2(l-1)−１ の範囲の場合はＶ＝2(m-1)−１を出力するように
なつている。
しかしながら、このような構成の巡回型デイジ
タルフイルタにあつては、飽和処理部１７におけ
る処理時間の分だけ、デイジタル乗算器１３，１
４、およびデイジタル加算器１５のよる演算処理
の終了が遅れることになる。このため、デイジタ
ル加算器１５での演算が終了する前にＤフリツプ
フロツプdf２がラツチタイミングを迎え、このＤ
フリツプフロツプdf２の保持したデータが本来の
演算結果と異なつてしまう場合がある。特に最近
のデイジタル信号処理用LSIではマスタークロツ
クが20MHz以上の高周波となることが多いので、
前述のような演算処理時間の遅れはフイルタとし
ての正常な動作を妨げる大きな要因となる。
タルフイルタにあつては、飽和処理部１７におけ
る処理時間の分だけ、デイジタル乗算器１３，１
４、およびデイジタル加算器１５のよる演算処理
の終了が遅れることになる。このため、デイジタ
ル加算器１５での演算が終了する前にＤフリツプ
フロツプdf２がラツチタイミングを迎え、このＤ
フリツプフロツプdf２の保持したデータが本来の
演算結果と異なつてしまう場合がある。特に最近
のデイジタル信号処理用LSIではマスタークロツ
クが20MHz以上の高周波となることが多いので、
前述のような演算処理時間の遅れはフイルタとし
ての正常な動作を妨げる大きな要因となる。
（発明が解決しようとする問題点）
この発明は前述の事情に鑑みてなされたもの
で、従来の巡回型デイジタルフイルタでは高速動
作を行なうことができなかつた点を改善し、演算
経路内での演算時間の短縮化を計ることにより高
速動作が可能な巡回型デイジタルフイルタを提供
することを目的とする。
で、従来の巡回型デイジタルフイルタでは高速動
作を行なうことができなかつた点を改善し、演算
経路内での演算時間の短縮化を計ることにより高
速動作が可能な巡回型デイジタルフイルタを提供
することを目的とする。
［発明の構成］
（問題点を解決するための手段）
この発明による巡回型デイジタルフイルタは、
第１および第２の入力を有し、その第１の入力に
デイジタル入力信号が供給され、その第２の入力
への入力ビツト数が所定のビツト数以下に規定さ
れるデイジタル加算器と、このデイジタル加算器
の出力から前記第２入力への帰還経路内に設けら
れ、前記デイジタル加算器の出力に対して予め定
めらえた所定の演算を実行する演算回路と、前記
演算回路が設けられた前記帰還経路と実質的に並
列接続されるように設けられ、前記デイジタル加
算器の加算結果データの上位ビツトの内容に基づ
いて、前記演算回路によつて所定の演算を行つた
時にその演算回路の出力データが前記所定のビツ
ト数で表すことができる所定の範囲内にあるか、
それ以上か、それ以下かを前記演算回路の演算と
並行して判定する判定回路と、前記演算回路の出
力と前記デイジタル加算器の第２入力との間に設
けられ、前記演算回路の出力データが所定の範囲
以外である場合に対応して予め設定されたアンダ
ーフロー用の第１データと、前記演算回路の出力
データが所定の範囲以上である場合に対応して予
め設定されたオーバーフロー用の第２データと、
前記演算回路の出力データとが入力され、これら
データのいずれか１つを前記判定回路の判定結果
に応じて選択して前記デイジタル加算器の前記第
２入力に供給する選択回路とを具備することを特
徴とする。
第１および第２の入力を有し、その第１の入力に
デイジタル入力信号が供給され、その第２の入力
への入力ビツト数が所定のビツト数以下に規定さ
れるデイジタル加算器と、このデイジタル加算器
の出力から前記第２入力への帰還経路内に設けら
れ、前記デイジタル加算器の出力に対して予め定
めらえた所定の演算を実行する演算回路と、前記
演算回路が設けられた前記帰還経路と実質的に並
列接続されるように設けられ、前記デイジタル加
算器の加算結果データの上位ビツトの内容に基づ
いて、前記演算回路によつて所定の演算を行つた
時にその演算回路の出力データが前記所定のビツ
ト数で表すことができる所定の範囲内にあるか、
それ以上か、それ以下かを前記演算回路の演算と
並行して判定する判定回路と、前記演算回路の出
力と前記デイジタル加算器の第２入力との間に設
けられ、前記演算回路の出力データが所定の範囲
以外である場合に対応して予め設定されたアンダ
ーフロー用の第１データと、前記演算回路の出力
データが所定の範囲以上である場合に対応して予
め設定されたオーバーフロー用の第２データと、
前記演算回路の出力データとが入力され、これら
データのいずれか１つを前記判定回路の判定結果
に応じて選択して前記デイジタル加算器の前記第
２入力に供給する選択回路とを具備することを特
徴とする。
（作用）
前記構成の巡回型デイジタルフイルタにあつて
は、飽和処理が必要な場合には前記判定手段の判
定結果に基づき選択手段で前記第１または第２の
データが選択される。したがつて、従来のように
演算処理経路内に飽和処理部を設ける必要がなく
なり、演算処理時間をその分短縮することが可能
となる。
は、飽和処理が必要な場合には前記判定手段の判
定結果に基づき選択手段で前記第１または第２の
データが選択される。したがつて、従来のように
演算処理経路内に飽和処理部を設ける必要がなく
なり、演算処理時間をその分短縮することが可能
となる。
（実施例）
以下、図面を参照してこの発明の実施例を説明
する。
する。
第１図にこの発明の一実施例に係る巡回型デイ
ジタルフイルタを示す。このデイジタルフイルタ
は第３図および第４図の従来のデイジタルフイル
タと同様に、 Ｈ(Z)＝１／｛１−（a1＋a2）Z-2｝ の伝達関数を有するものであるが、その演算処理
経路内には飽和処理部を含まない構成になつてい
る。
ジタルフイルタを示す。このデイジタルフイルタ
は第３図および第４図の従来のデイジタルフイル
タと同様に、 Ｈ(Z)＝１／｛１−（a1＋a2）Z-2｝ の伝達関数を有するものであるが、その演算処理
経路内には飽和処理部を含まない構成になつてい
る。
すなわち、デイジタル加算器１１の第１の入力
にはｎビツトのデイジタル入力信号Ｘが入力さ
れ、そのデイジタル加算器１１の出力はＤフリツ
プフロツプdf１の入力に供給される。このＤフリ
ツプフロツプdf１の出力は、演算処理経路外に設
けられち飽和処理部１７を介して出力データＹと
して出力されると共に、係数ａ１を有するデイジ
タル乗算器１３および係数ａ２を有するデイジタ
ル乗算器１４の各入力、および判定回路１８の入
力に直接供給される。デイジタル乗算器１３およ
び１４は出力はデイジタル加算器１５の第１の入
力および第２の入力にそれぞれ入力される。そし
て、このデイジタル加算器１５の出力はマルチプ
レクサ１９の第１の入力Ａに供給される。このマ
ルチプレクサ１９の第２の入力Ｂにはアンダーフ
ロー時に対応して予め設定されたデータが入力さ
れ、また第３の入力Ｃにはオーバーフロート時に
対応して予め設定されたデータが入力される。こ
のマルチプレクサ１９では判定回路１８からの信
号に応じて入力Ａ，Ｂ，Ｃのうちのいずれが選択
され、その選択されたデータがＤフリツプフロツ
プdf２を介してデイジタル加算器１１の第２の入
力に供給される。
にはｎビツトのデイジタル入力信号Ｘが入力さ
れ、そのデイジタル加算器１１の出力はＤフリツ
プフロツプdf１の入力に供給される。このＤフリ
ツプフロツプdf１の出力は、演算処理経路外に設
けられち飽和処理部１７を介して出力データＹと
して出力されると共に、係数ａ１を有するデイジ
タル乗算器１３および係数ａ２を有するデイジタ
ル乗算器１４の各入力、および判定回路１８の入
力に直接供給される。デイジタル乗算器１３およ
び１４は出力はデイジタル加算器１５の第１の入
力および第２の入力にそれぞれ入力される。そし
て、このデイジタル加算器１５の出力はマルチプ
レクサ１９の第１の入力Ａに供給される。このマ
ルチプレクサ１９の第２の入力Ｂにはアンダーフ
ロー時に対応して予め設定されたデータが入力さ
れ、また第３の入力Ｃにはオーバーフロート時に
対応して予め設定されたデータが入力される。こ
のマルチプレクサ１９では判定回路１８からの信
号に応じて入力Ａ，Ｂ，Ｃのうちのいずれが選択
され、その選択されたデータがＤフリツプフロツ
プdf２を介してデイジタル加算器１１の第２の入
力に供給される。
この第２入力の入力ビツト数は、所定のビツト
数以下（ここでは、ｍビツト）に限定されてい
る。
数以下（ここでは、ｍビツト）に限定されてい
る。
次に、判定回路１８およびマルチプレクサ１９
によるデータの選択動作を説明する。
によるデータの選択動作を説明する。
すなわち、Ｄフリツプフロツプdf１から出力さ
れるｌビツトのデータの値Ｋが、 (i)−2(m-1)＜Ｋ＜2(m-1)−１ の範囲にある場合には判定回路１８の判定結果に
基づきマルチプレクサ１９では入力Ａのデータつ
まり加算器１５の出力が選択され、 (ii)−2(l-1)−２≦Ｋ≦−2(m-1) の範囲にある場合には入力Ｂのデータつまりアン
ダーフロー時のデータが選択され、 (iii)−2(m-1)−１≦Ｋ≦2(l-1)−１ の範囲にある場合には入力Ｃのデータつまりオー
バーフロー時のデータが選択される。
れるｌビツトのデータの値Ｋが、 (i)−2(m-1)＜Ｋ＜2(m-1)−１ の範囲にある場合には判定回路１８の判定結果に
基づきマルチプレクサ１９では入力Ａのデータつ
まり加算器１５の出力が選択され、 (ii)−2(l-1)−２≦Ｋ≦−2(m-1) の範囲にある場合には入力Ｂのデータつまりアン
ダーフロー時のデータが選択され、 (iii)−2(m-1)−１≦Ｋ≦2(l-1)−１ の範囲にある場合には入力Ｃのデータつまりオー
バーフロー時のデータが選択される。
例えば、ｌ＝８ビツト、ｍ＝６ビツトとする
と、第２図に示すように、判定回路１８は、Ｄフ
リツプフロツプdf１から出力されるｌビツトデー
タの最上位ビツト（MSB）から順に３つのビツ
トｌ、ｌ−１、ｌ−２、すなわち８ビツト目、７
ビツト目、６ビツト目のデータを検知し、それが
011、010、001の時にオーバーフローと判定し、
100、101、110の時にアンダーフローと判定する。
そして、それ以外の時はマルチプレクサ１９では
入力Ａのデータが選択される。これは、MSBは
そのデータの正負を表すための符号であり、
MSBが０で、しかも続く上位２ビツトのいずれ
か１であれば、そのデータは出力データを表示す
べきビツト数ｍで表せる最大の値であると判定で
き、またMSBが１で、しかも続く上位２ビツト
のいずれかが０であれば、そのデータは出力デー
タを表示すべきビツト数ｍで表せる最小の値であ
ると判定できるからである。この判定回路１８は
簡単なゲート回路によつて構成できる。
と、第２図に示すように、判定回路１８は、Ｄフ
リツプフロツプdf１から出力されるｌビツトデー
タの最上位ビツト（MSB）から順に３つのビツ
トｌ、ｌ−１、ｌ−２、すなわち８ビツト目、７
ビツト目、６ビツト目のデータを検知し、それが
011、010、001の時にオーバーフローと判定し、
100、101、110の時にアンダーフローと判定する。
そして、それ以外の時はマルチプレクサ１９では
入力Ａのデータが選択される。これは、MSBは
そのデータの正負を表すための符号であり、
MSBが０で、しかも続く上位２ビツトのいずれ
か１であれば、そのデータは出力データを表示す
べきビツト数ｍで表せる最大の値であると判定で
き、またMSBが１で、しかも続く上位２ビツト
のいずれかが０であれば、そのデータは出力デー
タを表示すべきビツト数ｍで表せる最小の値であ
ると判定できるからである。この判定回路１８は
簡単なゲート回路によつて構成できる。
マルチプレクサ１９に入力されるオーバーフロ
ー時のデータおよびアンダーフロー時のデータ
は、ビツト数ｌおよびｍの値と、係数ａ１，ａ２
の値とによつてそれぞれ予め設定できる。例え
ば、ｌ＝８、ｍ＝６、ａ１＝1/2、a2＝1/4で２
の補数表示の時には、オーバースローデータは、 001111＋000111＝010110 となり、アンダーフローデータは、 110000＋111000＝101000 となる。このオーバーフローデータおよびアンダ
ーフローデータはROM等に記憶してもよいが、
例えばデータビツト１を電源VDD、データビツト
０を接地VSS接続することによつてデータ設定す
ることもできる。
ー時のデータおよびアンダーフロー時のデータ
は、ビツト数ｌおよびｍの値と、係数ａ１，ａ２
の値とによつてそれぞれ予め設定できる。例え
ば、ｌ＝８、ｍ＝６、ａ１＝1/2、a2＝1/4で２
の補数表示の時には、オーバースローデータは、 001111＋000111＝010110 となり、アンダーフローデータは、 110000＋111000＝101000 となる。このオーバーフローデータおよびアンダ
ーフローデータはROM等に記憶してもよいが、
例えばデータビツト１を電源VDD、データビツト
０を接地VSS接続することによつてデータ設定す
ることもできる。
また、飽和処理部１７では、第５図で説明した
ような特性の飽和処理が実行され、その処理結果
がｍビツトの出力データｙに出力される。
ような特性の飽和処理が実行され、その処理結果
がｍビツトの出力データｙに出力される。
このようにこの発明の巡回型デイジタルフイル
タでは、飽和処理が必要な場合にはマルチプレク
サ１９においてオーバーフロー時のデータまたは
アンダーフロー時のデータが選択されるので、演
算処理経路内に飽和処理部１７を含む必要がなく
なり、その分演算処理を高速に行なうことが可能
となる。
タでは、飽和処理が必要な場合にはマルチプレク
サ１９においてオーバーフロー時のデータまたは
アンダーフロー時のデータが選択されるので、演
算処理経路内に飽和処理部１７を含む必要がなく
なり、その分演算処理を高速に行なうことが可能
となる。
尚、前記実施例では、２個のデイジタル乗算器
を用いる場合のみを説明したが、このデイジタル
乗算器の数は所望する伝達関数の内容に応じて変
化されるものである。
を用いる場合のみを説明したが、このデイジタル
乗算器の数は所望する伝達関数の内容に応じて変
化されるものである。
［発明の効果］
以上のようにこの発明によれば、高速動作が可
能となり、クロツク周波数が高くなつても正常に
動作できる巡回型デイジタルフイルタが得られ
る。
能となり、クロツク周波数が高くなつても正常に
動作できる巡回型デイジタルフイルタが得られ
る。
第１図はこの発明の一実施例に係る巡回型デイ
ジタルフイルタの構成を説明するブロツク図、第
２図は第１図のデイジタルフイルタに使用される
判定回路の動作を説明するための図、第３図乃至
第５図はそれぞれ従来の巡回型デイジタルフイル
タを説明するための図である。 １１，１５……デイジタル加算器、df１，df２
……Ｄフリツプフロツプ、１３，１４……デイジ
タル乗算器、１７……飽和処理部、１８……判定
回路、１９……マルチプレクサ。
ジタルフイルタの構成を説明するブロツク図、第
２図は第１図のデイジタルフイルタに使用される
判定回路の動作を説明するための図、第３図乃至
第５図はそれぞれ従来の巡回型デイジタルフイル
タを説明するための図である。 １１，１５……デイジタル加算器、df１，df２
……Ｄフリツプフロツプ、１３，１４……デイジ
タル乗算器、１７……飽和処理部、１８……判定
回路、１９……マルチプレクサ。
Claims (1)
- 【特許請求の範囲】 １ 第１および第２の入力を有し、その第１の入
力にデイジタル入力信号が供給され、その第２の
入力への入力ビツト数が所定のビツト数以下に規
定されるデイジタル加算器と、 このデイジタル加算器の出力から前記第２入力
への帰還経路内に設けられ、前記デイジタル加算
器の出力に対して予め定められた所定の演算を実
行する演算回路と、 前記演算回路が設けられた前記帰還経路と実質
的に並列接続されるように設けられ、前記デイジ
タル加算器の加算結果データの上位ビツトの内容
に基づいて、前記演算回路によつて所定の演算を
行つた時にその演算回路の出力データが前記所定
のビツト数で表すことができる所定の範囲内にあ
るか、それ以上か、それ以下かを前記演算回路の
演算と並列して判定する判定回路と、 前記演算回路の出力と前記デイジタル加算器の
第２入力との間に設けられ、前記演算回路の出力
データが所定の範囲以下である場合に対応して予
め設定されたアンダーフロー用の第１データと、
前記演算回路の出力データが所定の範囲以上であ
る場合に対応して予め設定されたオーバーフロー
用の第２データと、前記演算回路の出力データと
が入力され、これらデータのいずれか１つを前記
判定回路の判定結果に応じて選択して前記デイジ
タル加算器の前記第２入力に供給する選択回路と
を具備することを特徴とする巡回型デイジタルフ
イルタ。 ２ 第１および第２の入力を有し、その第１の入
力にデイジタル入力信号が供給され、その第２の
入力への入力ビツト数が所定のビツト数以下に規
定される第１のデイジタル加算器と、 この第１のデイジタル加算器の出力を遅延させ
て出力する第１の遅延手段と、 所定の係数値がそれぞれ設定され、前記第１の
遅延手段からの出力値にその係数値を乗算して出
力する１以上のデイジタル乗算器と、 前記１以上のデイジタル乗算器の各出力を加算
して出力する第２のデイジタル加算器と、 前記１以上のデイジタル乗算器と前記第２のデ
イジタル加算器を含む演算経路と実質的に並列接
続されるように設けられ、前記第１の遅延手段か
らの出力の上位ビツトの内容に基づいて、前記演
算経路内で予め定められた所定の演算を行つた時
にその演算経路の出力データが前記所定のビツト
数で表すことができる範囲内にあるか、それ以上
か、それ以下かを、前記演算経路内で行われる演
算と並行して判定する判定手段と、 前記演算経路内で行われる前記予め定められた
所定の演算内容に基づいて予め設定され前記演算
経路の出力データが所定の範囲以下である場合に
対応したアンダーフロー用の第１データと、前記
演算経路内で行われる前記予め定められた所定の
演算内容に基づいて予め設定され前記演算経路の
出力データが所定の範囲以上である場合に対応し
たオーバーフロー用の第２データと、前記演算経
路の出力データとなる前記第２のデイジタル加算
器の出力データとが入力され、これらデータのい
ずれか１つを前記判定手段の判定結果に応じて選
択する選択手段と、 この選択手段からの出力を遅延して前記第１の
デイジタル加算器の第２の入力に供給する第２の
遅延手段とを具備することを特徴とする巡回型デ
イジタルフイルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21160987A JPS6454918A (en) | 1987-08-26 | 1987-08-26 | Cyclic type digital filter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21160987A JPS6454918A (en) | 1987-08-26 | 1987-08-26 | Cyclic type digital filter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6454918A JPS6454918A (en) | 1989-03-02 |
| JPH0519326B2 true JPH0519326B2 (ja) | 1993-03-16 |
Family
ID=16608598
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21160987A Granted JPS6454918A (en) | 1987-08-26 | 1987-08-26 | Cyclic type digital filter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6454918A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60142735A (ja) * | 1983-12-29 | 1985-07-27 | Matsushita Electric Ind Co Ltd | オ−バ−フロ−検出補正回路 |
-
1987
- 1987-08-26 JP JP21160987A patent/JPS6454918A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6454918A (en) | 1989-03-02 |
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