JPH051946B2

JPH051946B2 -

Info

Publication number: JPH051946B2
Application number: JP59105574A
Authority: JP
Inventors: Kazuhiko Nishi; Takatoshi Ishii; Ryozo Yamashita; Takatoshi Okumura; Narimitsu Yamaoka
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 1984-05-24
Filing date: 1984-05-24
Publication date: 1993-01-11
Also published as: JPS60247692A; US4684942A

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は電子計算機の端末機あるいはテレビ
ゲームマシン等に用いられるデイスプレイコント
ローラに関する。

〔従来技術〕

近年、CPU（中央処理装置）の制御の下に、
CRT（ブラウン管）表示装置の画面に動画および
静止画の表示を行うデイスプレイコントローラが
種々開発されている。第１０図はこの種のデイス
プレイコントローラａを用いたカラーデイスプレ
イ装置の構成を示すブロツク図であり、この図に
おいてｂはCPU，ｃはCPU・ｂにおいて用いら
れるプログラムが記憶されたROM（リードオン
メモリ）およびデータ記憶用のRAM（ランダム
アクセスメモリ）からなるメモリ、ｄはVRAM
（ビデオRAM）、ｅはCRT表示装置である。この
カラーデイスプレイ装置において、CPU・ｂは、
まずCRT表示装置ｅの表示画面に表示させるべ
き静止画データおよび動画データをデイスプレイ
コントローラａへ順次出力する。デイスプレイコ
ントローラａは供給されたデータを順次
VRAM・ｄへ書き込む。次に、CPU・ｂが表示
指令をデイスプレイコントローラａへ出力する
と、デイスプレイコントローラａがこの指令を受
け、VRAM・ｄ内の静止画データおよび動画デ
ータを読出し、CRT表示装置ｅの表示画面に表
示させる。

ところで、この種のデイスプレイコントローラ
は、一般にカラーパレツトと呼ばれる一種のコー
ド変換器を具備しており、VRAMから読み出さ
れるカラーコード（表示ドツトの色を決定するコ
ードであり、静止画および動画データを構成す
る）をこのカラーパレツトによつてレツドカラー
データRD、グリーンカラーデータGD、ブルー
カラーデータBDにこれらのデータは各々３ビツ
ト程度）に変換し、これによつて、デジタル
RGB信号を作成している。

この場合、表示面のドツト数を増やして高画質
化するには、カラーパレツトにおける変換動作も
当然に速くしなければならない。ところで、近年
のデイスプレイコントローラは、一般にLSI化さ
れているが、この場合は、カラーパレツト自体も
同一のLSIチツプ中に組み込まれる。そして、こ
のようなLSIチツプ中のカラーパレツトにおい
て、変換動作を高速化させる場合は、以下に述べ
る問題が発生した。

まず、カラーパレツトを構成する各素子の信号
伝達速度を速めなければならないから、これらの
素子の充電時間等を短縮するために、動作電流を
大きくとらなければならない。そして、動作電流
を大きくとると、各素子（トランジスタ等）の面
積を大きくしなければならず、結局、カラーパレ
ツト全体の面積が大となつてしまう。また、電流
が多く流れるため、カラーパレツト部での発熱や
電力消費が大となつてしまう。

このように、従来のデイスプレイコントローラ
においては、カラーパレツトに高速変換を行わせ
ると、それに伴つて種々の不都合が発生するた
め、高速変換は行なわれていないのが実情であ
り、結局、表示面の高画質化はあまり望めないと
いう欠点があつた。

〔発明の目的〕

この発明は上述した事情に鑑みてなされたもの
で、高速変換が行なえるとともに回路面積や消費
電力が少ないカラーパレツトを具備するデイスプ
レイコントローラを提供することを目的としてい
る。

〔発明の特徴〕

そして、この発明は上述した目的を達成するた
め予めカラーデータがセツトされるカラーデータ
出力部と、複数の入力チヤンネルに対応して各々
設けられるとともに、前記各入力チヤンネルから
供給されるカラーコードに基づいて前記カラーデ
ータ出力部のいずれか１つを選択する選択信号を
出力するデコーダと、前記各カラーデータ出力部
の各々の出力端に前記各入力チヤンネルに対応し
て並列に設けられるとともに、その入力チヤンネ
ルに対応するデコーダが出力する前記選択信号を
開信号とするゲート手段と、前記ゲート手段を介
して前記カラーデータ出力部内から出力されるカ
ラーデータを表示面上の１ドツト表示タイミング
に対応する切換パルス信号に基づいて順次入力チ
ヤンネル別に切換えて出力する切換出力手段とを
具備し、前記各入力チヤンネルの各々に同時にカ
ラーコードを供給することを特徴としている。

〔実施例〕

以下図面を参照してこの発明の実施例について
説明する。

第１図はこの発明の一実施例の構成を示すブロ
ツク図である。この図において、１はデイスプレ
イコントローラ（以下VDPと略称する）であり、
VRAM（ビデオラム）２内の画像データに基づい
てCRT表示装置３に動画および静止画を表示す
る。また、VDP１はCPU（中央処理装置）４から
供給される各種コマンドや画像データに基づい
て、VRAM２の内容を書き換えたり、あるいは、
VRAM２の内容の一部を外部へ転送するように
なつている。５はCPU４で用いられるプログラ
ムおよび各種画像データが記憶されているメモリ
である。

次に、VDP１の各構成要素について説明する。

第１図に示すタイミング信号発生回路８は、内
部に設けられた水晶振動子によつて基本クロツク
パルスを発生し、また、この基本クロツクパルス
に基づいてドツトクロツクパルスDCPおよび同
期信号SYNCを発生する。そして、ドツトクロツ
クパルスDCPを水平カウンタ９のクロツク端子
CKへ、また、同期信号SYNCをCRT表示装置３
へ各々出力する。ここで、ドツトクロツクパルス
DCPは、CRT表示画面に表示される各ドツトに
対応するクロツクパルスであり、言い換えれば、
画面の水平走査によつて順次表示される各ドツト
の表示タイミングに同期して出力されるクロツク
パルスである。また、このタイミング信号発生回
路８は、画像データの処理に必要な各種のタイミ
ング信号を発生し、画像データ処理回路１０へ出
力する。

水平カウンタ９は画面表示の水平走査開始時点
に初期リセツトされるカウンタであり、ドツトク
ロツクパルスDCPを所定数カウントする毎に信
号Hpを出力して垂直カウンタ１１のクロツク端
子CKへ出力する。この水平カウンタ９のカウン
ト出力は、CRT表示装置５の電子ビームが画面
の左から何番目のドツトを走査しているかを示し
ている。すなわち、例えばカウント出力が「０」
の時は電子ビームの走査が画面の最左端にあり、
また「100」の時は電子ビームが画面左から101番
目のドツト位置を走査している。

垂直カウンタ１１は画面表示の垂直走査開始時
点に初期リセツトされるカウンタであり、この垂
直カウンタ１１のカウント出力は、CRT表示装
置５の電子ビームが画面の上から何番目のライン
を走査しているかを示している。また、この実施
例における垂直方向の画面のドツト数は192に設
定されている。

次に、画像データ処理回路１０は、CPU４か
らインターフエイス回路７を介して供給される画
像データを順次VRAM２内の各テーブル内に書
き込み、VRAM２の書き込みが終了した後に、
CPU４から表示指令が出力されると、VRAM２
内の各画像データを読み出し、読み出したデータ
に基づいてCRT画面の各ドツト位置にいかなる
色のドツト表示を行えばよいかを検知し、水平カ
ウンタ９および垂直カウンタ１１の各カウント出
力が示す電子ビームの走査位置に合わせて端子
T_Gから順次カラーコード（２，４あるいは８ビ
ツト）を出力し、切換レジスタ１２を介してカラ
ーパレツト１３へ供給する。また、画像データ処
理回路１０は上述した静止画表示動作と平行して
VRAM２から動画表示に必要なデータを演算、
描出し、この結果得られるカラーコードをカラー
パレツト１３へ供給する。この画像データ処理回
路１０は静止画と動画とが競合する場合には、動
画を優先表示するようになつている。切換レジス
タ１２は第２図に示すように、VRAM２から読
み出されたカラーコードが記憶される８ビツトの
レジスタ１２ａと、このレジスタ１２ａの上位４
ビツトをカラーバスの上位４ビツトCB４〜CB７
に出力するか、下位４ビツトCB０〜CB３に出力
するかを切換える切換回路１２ｂとから成つてい
る。また、レジスタ１２ａの下位４ビツトのデー
タは常にカラーバスの下位４ビツトCB０〜CB３
に出力され、カラーバスCB０〜CB７は各々カラ
ーパレツト１３の入力端（第３図参照）に接続さ
れている。なお、切換回路１２ｂの切換動作につ
いては後述する。

次に、カラーパレツト１３は一種のコード変換
回路であり、切換レジスタ１２から供給されるカ
ラーコードを、レツドカラーデータRD、グリー
ンカラーデータGD、ブルーカラーデータBD（こ
れらのカラーデータは各々３ビツト）に変換して
DACデイジタル／アナログ変換器）１４へ出力
する。DAC１４はカラーデータRD、GD、BDを
各々アナログ信号に変換してRGB信号を作成し、
このRGB信号をCRT表示装置３へ出力する。こ
こで、第３図はカラーパレツト１３の構成を示す
ブロツク図であり、この図に示すＬ，Ｌ，…は
各々１ビツトのレジスタである。このレジスタ
Ｌ，Ｌ，…には予め、“１”か“０”のデータが
書き込まれている。また、16個設けられている色
データ出力部２０−１〜２０−１６は各々９個の
レジスタと、各レジスタＬに２個ずつ設けられ、
各レジスタの出力端を開閉する３ステートバツフ
アとから成つている。この場合、各色データ出力
部２０−１〜２０−１６を構成している。９個の
レジスタＬ，Ｌ，…は下位ビツトから順に３個ず
つグループ分けされており、各グループが各々レ
ツドカラーデータRD、グリーンカラーデータ
GD、ブルーカラーデータBDを出力するように
なつている。すなわち、第０〜第２ビツトがブル
ーカラーデータBD、第３〜第５ビツトがレツド
カラーデータRD、第６〜第９ビツトがグリーン
カラーデータGDを出力する。アンドゲート
ANa，ANa…およびANb，ANb…は各レジス
タＬ，Ｌ，…のビツト番号に対応して９個ずつ設
けられており、また、各レジスタＬ，Ｌ…の同一
ビツト番号に対応するバツフアBFa，BFa…は出
力端が共通接続された後に、対応するアンドゲー
トANaの一方の入力端に接続され、同様に各レ
ジスタＬ，Ｌ，…の同一ビツト番号に対応するバ
ツフアBFb，BFb…は出力端が共通接続された後
に対応するアンドゲートANbの一方の入力端に
接続されている。アンドゲートANa，ANa…の
他方の入力端は共通接続された後にアンドゲート
AN１の出力端に接続され、アンドゲートANb，
ANb…の他方の入力端は共通接続された後にオ
アゲートOR１の出力端に接続されている。オア
ゲートOR１の一方の入力端にはオアゲートOR
２の出力信号が反転された後に供給され、アンド
ゲートAN１の一方の入力端にはオアゲートOR
２の出力信号がそのまま供給される。オアゲート
OR２の両入力端にはＧ、Ｇモード（後述）
において“１”となる信号が供給される。アンド
ゲートAN１およびオアゲートOR１の他方の入
力端には各々パルス信号φ₂，φ₁が供給される。
このパルス信号φ₁，φ₂は第４図に示すように互
いに位相が反転しているパルス信号であり、その
周期は共に186nSとなつている。この186nSとい
う時間は、１水平ラインに256ドツトを表示する
際の１ドツト分の表示時間である。

次に、２２はビツトシフターであり、Ｇモー
ドの時のみに動作し、カラーバスCB２，CB３上
のデータをデコーダ２４のD₀，D₁ビツトへ供給
するとともに、デコーダ２３，２４のD₂，D₃ビ
ツトを禁止状態にする。このビツトシフタ２２が
動作していない時は、カラーバスCB０〜CB３上
のデータがデコーダ２３のD₀，D₃ビツトに供給
され、カラーバスCB４〜CB７上のデータがデコ
ーダ２４のD₀，D₃ビツトに供給される。デコー
ダ２３，２４は各々D₀，D₃ビツトに供給される
データに基づいて、色データ出力部２０−１〜２
０−１６のいずれか１つを選択する選択信号を出
力する。この場合、デコーダ２３の選択信号はバ
ツフアBFb，BFb…に開信号として供給され、デ
コーダ２４の選択信号はバツフアBFa，BFa…に
開信号として供給される。したがつて、デコーダ
２３によつて選択された色データ出力部のレジス
タＬ，Ｌ…の各出力信号はアンドゲートANb，
ANb…の一方の入力端に供給され、また、デコ
ーダ２４によつて選択された色データ出力部のレ
ジスタＬ，Ｌ…の各出力信号はアンドゲート
ANa，ANa…の一方の入力端に供給される。

次に、第１図に示す１６は、画像データ処理回
路１０とVRAM２との間においてデータの授受
を行うVRAMインターフエイスであり、画像デ
ータ処理回路１０から出力されるVRAMアクセ
ス要求信号RQとハイスピードリード信号HSRに
基づいて、ロウアドレスストローブ信号Ｒお
よびカラムアドレス・ストローブ信号０，
CAS１をVRAM２へ適宜出力するようになつて
いる。この場合、VRAMインターフエイス１６
は、信号HSRが供給されない時は、アクセス要
求信号RQが供給されると、信号Ｒを出力した
後に信号０のみを出力し、信号HSRが供給
されている時は、信号RQが供給されると信号Ｒ
ASを出力した後に、信号０，１を順次
続けて出力する。

ここで、この実施例における静止画表示モード
について説明する。

この実施例においては、静止画表示のモードが
複数設定されており、大別すると８×８または８
×６画素程度のパターンを適宜選択して表示する
パターンモードと、画面を構成する全ドツトを
個々に色指定するドツトマツプモードとに分かれ
る。そして、ドツトマツプモードには、Ｇ，Ｇ
，Ｇの３種のモードがあり、次に、各ドツト
マツプモードにけるVRAM２内の静止画データ
と表示位置の対応関係について説明する。

ＧモードこのＧモードは第５図イに示すように、 256×192ドツトの画面構成になつており、この
画面を構成する全ドツトのカラーコードが同図ロ
に示す順序でVRAM２の静止画データエリア２
ａに格納されている。この場合のカラーコードは
各々４ビツトで構成されており、静止画データエ
リア２ａの１アドレスに２個ずつ格納されてい
る。また、カラーコードが４ビツトであるから、
１ドツトにつき16色まで指定することができる。

ＧモードこのＧモードは第６図イに示すように、 512×192ドツトの画面構成になつており、全ド
ツトのカラーコードが同図ロに示す順序で静止画
データエリア２ａ内に格納されている。この場合
のカラーコードは２ビツトで構成されており、静
止画データエリア２ａの１アドレスに４個づつ格
納されている。Ｇモードにおいてはカラーコー
ドのビツト数が２であるから、１ドツトに対し４
色まで指定することができる。そして、このＧ
モードと前述したＧモードにおけるVRAM２
は、共に１アドレスが８ビツトのダイナミツクラ
ムで構成されており、また、信号Ｒが供給さ
れるとロウアドレスをラツチ、信号０が供
給されるとカラムアドレスをラツチする。すなわ
ち、信号Ｒと０が供給された時点でアク
セスアドレスが確定する。

Ｇモードこのモードは第７図イに示すように、 512×192ドツトの画面構成になつており、カラ
ーコードはＧモードと同様に４ビツトで構成さ
れている。そして、このモードにおけるVRAM
２は、同図ロに示すように２個のダイナミツクラ
ムDRAM１，DRAM２によつて構成されてお
り、表示面の全ドツトに対応するカラーコード
が、DRAM１，２の各々に設けられている静止
画データエリア２ａ−１，２ａ−２内に図示の順
に格納されている。この場合、DRAM１，２は
共に同一のアドレスに割当てられている。

次に、上述した構成によるこの実施例の動作を
説明する。

まず、Ｇ、Ｇモードにおける動作を説明す
る。これらのモードにおいて、１水平走査中に
VRAM２から読み出す静止画データのビツト数
は、Ｇモードでは（４ビツト）×256＝1024ビツ
トとなり、Ｇモードでは（２ビツト）×512＝
1024ビツトとなる。すなわち、どちらのモードも
1024ビツト（128バイト）の読み出しが必要にな
る。この場合、１水平走査において128バイト程
度の静止画データの読み出しでは、特に高速のア
クセスは要求されないから、この実施例では従来
と同様のVRAMアクセスを行う。すなわち、画
像データ処理回路１０は水平カウンタ９と垂直カ
ウンタ１１の内容に基づいて、静止画の描画に必
要なカラーコードの番地を算出し、この番地に対
応するロウアドレスとカラムアドレスを順次
VRAM２へ出力し、また、VRAMインターフエ
イス１６がロウアドレスストローブ信号と
カラムアドレスストローブ信号０とを順次
VRAM２へ出力する。これによつて、VRAM２
のアクセスアドレスが確定し、表示に必要なカラ
ーコードがVRAMインターフエイス１６を介し
て画像データ処理回路１０に供給される。第８図
イ，ロは上述した場合においてVRAMインター
フエイス１６から出力される信号と０
とを示しており、この図に示すように、VRAM
インターフエイス１６は画像データ処理回路１０
からアクセス要求信号RQが出力されると、ま
ず、信号を出力し、次いで、所定時間経過
後に信号０を出力する。そして、VRAM２
は信号の立下り時にロウアドレスをラツチ
し、信号０の立下り時にカラムアドレスを
ラツチし、また、信号０の立下り時から所
定時間経過後に、アクセスされたアドレス内のカ
ラーコード（Ｇモードの場合は２ドツト分、Ｇ
モードの場合は４ドツト分）を出力する。次
に、VRAMインターフエイス１６は信号
０，を停止し、画像データ処理回路１０が
新たなアドレスデータを出力すると、上述と同様
の動作をくり返す。なお、この場合、アクセスす
るデータのロウアドレスが変化しない場合は、同
図に破線で示すように、信号を出力したま
まにし、画像データ処理回路１０から新たなカラ
ムアドレスが出力される毎に、信号０を出
力するようにする。

そして、VRAM２から読み出された１バイト
のデータは、まず、切換レジスタ１２内のレジス
タ１２ａに一時記憶され、その後に切換回路１２
ｂの作用により、上位４ビツト、下位４ビツトの
順で、カラーバスの下位４ビツトCB０〜CN３に
供給される。

次に、カラーパレツト１３の動作をＧモード
とＧモードの場合に分けて説明する。

(イ) Ｇモードの場合この場合はカラーバスCB０〜CN３上に順次乗
せられるデータは１ドツト分のカラーコードであ
り、また、このカラーコードがデコーダ２３の
D₀，D₃ビツトに供給される。そして、デコーダ
２３は供給されたカラーコードに基づいて色デー
タ出力部２０−１〜２０−１６のいずれかを選択
する選択信号を出力し、この結果、選択された色
データ出力部のレジスタＬ，Ｌ，…内のデータが
バツフアBFb，BFb…を各々介してアンドゲート
ANb，ANb…の一方の入力端に供給される。一
方、このＧモードにおいては、オアゲートOR
２の出力信号は、“０”であるから、アンドゲー
トAN１の出力信号は常に“０”となり、また、
オアゲートOR１の出力信号は常に“１”とな
る。したがつて、アンドゲートANb，ANbはこ
のＧモードにおいては常に開状態となつてお
り、この結果、バツフアBFb，BFb…を介してア
ンドゲートANb，ANb…の一方の入力端に供給
されるカラーコードRD，GD，BDは、各々オア
ゲートOR，OR…を介してDAC１４に供給され、
これにより、表示面にはVRAM２から読み出さ
れたカラーコードに対応する色のドツトが表示さ
れる。また、この場合カラーパレツト１３に供給
されるカラーコードは、パルス信号φ₁に同期し
て順次転送され、この結果、１水平ラインには
256ドツトの表示がなされる。

(ロ) Ｇモードの場合この場合は、カラーバスCB０〜CN３上に順次
乗せられてくるデータは２ドツト分のカラーコー
ドであり、また、ビツトシフタ２２の作用によ
り、このカラーコードの１ドツト分（CB０，CB
１）がデコーダ２３のD₀，D₁ビツトに供給され、
もう１ドツト分（CB０，CB３）がデコーダ２４
のD₀，D₁ビツトに供給される、この結果、デコ
ーダ２３，２４は各々供給されたカラーコード
（２ビツト）に基づいて、色データ出力部２０−
１〜２０−１６のいずれか（ただし、この場合は
予め設定された４つのうちの一つ）を選択する選
択信号を出力する。そして、デコーダ２３によつ
て選択された色データ出力部内のカラーデータは
バツフアBFb，BFb…を介してアンドゲート
ANb，ANb…の一方の入力端に供給され、デコ
ーダ２４によつて選択された色データ出力部内の
カラーコードはバツフアBFa，BFa…を介してア
ンドゲートANa，ANa…の一方の入力端に供給
される。一方、このＧモードにおいては、オア
ゲートOR２の出力信号が“１”となり、この結
果、パルス信号φ₁，φ₂は各々オアゲートOR１お
よびアンドゲートAN１を通過してアンドゲート
ANb，ANb…およびアンドゲートANa，ANa
…の他方の入力端に供給される。したがつて、ア
ンドゲートANa，ANa…およびアンドゲート
ANb，ANb…は交互に開状態となり、この結
果、デコーダ２３によつて選択された色データ出
力部とデコーダ２４によつて選択された色データ
出力部内のカラーデータは、交互にオアゲート
OR，OR…を介して出力される。これにより、
オアゲートOR，OR…を介して出力されるカラ
ーデータの周期はパルス信号φ₁（φ₂）の1/2とな
り、これにより、１水平ラインに512ドツトの表
示がなされる。なお、カラーパレツト１３に供給
されるカラーコードは、前述した(イ)の場合と同様
にパルス信号φ₁（φ₂）に同期して転送される。

次に、Ｇモードにおける動作を説明する。こ
のモードにおいて、１水平走査中にVRAM２か
ら読み出す静止画データのビツト数は（４ビツ
ト）×512＝2048ビツトとなり、256バイトの読み
出しが必要になる。この場合、１水平ラインの表
示に256バイト程度の静止画データを読み出すに
は、VRAM２に対し極めて高速のアクセスが要
求される。そこで、この実施例では以下に述べる
処理により高速のアクセスを実現している。

まず、画像データ処理回路１０はVRAM２を
アクセスする際に、アクセス要求信号RQとハイ
スピードリード信号HSRとをVRAMインターフ
エイス１６へ出力するとともに、ロウアドレスデ
ータをVRAM２へ供給する。次に、VRAMイン
ターフエイス１６が信号を出力すると（第
９図イ）、VRAM２を構成しているDRAM１，
２が共に、ロウアドレスをラツチする。そして、
画像データ処理回路１０がカラムアドレスを出力
し、VRAMインターフエイス１６が信号０
を出力すると（第９図イ）、この時点でDRAM１
のアクセスアドレスが確定し、アクセスされた番
地内のカラーコードデータ（１バイト）が
VRAMインターフエイス１６を介して画像デー
タ処理回路１０に供給される。次いで、VRAM
インターフエイス１６は信号０を停止し、
その直後に信号１を出力する。この場合、
画像データ処理回路１０はロウアドレスを変化さ
せておらず、以前のデータをそのまま出力してい
る。そして、信号１が出力されると、
DRAM２のアクセスアドレスが確定し、アクセ
スされた番地内のカラーコードデータ（１バイ
ト）が画像データ処理回路１０に供給される。こ
の場合にアクセスされるDRAM２のアドレスは、
画像データ処理回路１０のカラムアドレスデータ
が変化していないから、前述のDRAM１のアク
セスアドレスと同じである。次に、VRAMイン
ターフエイス１６は信号１，を順次停
止し、その後に画像データ処理回路１０が新たな
アドレスデータを出力すると、上述の動作をくり
返し行う。なお、アクセスするデータのロウアド
レスが変化しない場合は、第９図に破線で示すよ
うに、信号，HSRを出力したままにし、画
像データ処理回路１０から新たなカラムアドレス
が出力される毎に、信号０，１を第９
図ロ，ハに示すタイミングで出力するようにす
る。

そして、DRAM１から読み出されたカラーコ
ード（２ドツト分）が、切換レジスタ１２内のレ
ジスタ１２ａに一時記憶された後に、そのままカ
ラーバスCB０〜CB７に出力され、次いで、
DRAM２から読み出されたカラーコードが、レ
ジスタ１２ａに一時記憶された後にカラーバス
CB０〜CB７に出力される。次に、デコーダ２
３，２４は各々DRAM１からレジスタ１２ａを
介して供給されたデータの下位４ビツトおよび上
位４ビツトに基づいて、色データ出力部２０−１
〜２０−１６のいずれか１つを選択する選択信号
を各々出力する。また、Ｇモードにおけるオア
ゲートOR１，OR２とアンドゲートAN１の各出
力信号は前述したＧモードの場合と同様になる
から、デコーダ２３によつて選択された色データ
出力部とデコーダ２４によつて選択された色デー
タ出力部内のカラーデータは、交互にオアゲート
OR，OR…を介して出力され、この結果、１水
平ラインに512ドツトの表示が行なわれる。

このように、上述した実施例によれば、カラー
パレツト１３が出力するカラーデータのスピード
を、供給されるカラーコードの２倍にすることが
できる。

〔発明の効果〕

以上説明したようにこの発明によれば、予めカ
ラーデータがセツトされるカラーデータ出力部
と、複数の入力チヤンネルに対応して各々設けら
れるとともに、前記各入力チヤンネルから供給さ
れるカラーコードに基づいて前記カラーデータ出
力部のいずれか１つを選択する選択信号を出力す
るデコーダと、前記各カラーデータ出力部の各々
の出力端に前記各入力チヤンネルに対応して並列
に設けられるとともに、その入力チヤンネルに対
応するデコーダを出力する前記選択信号を開信号
とするゲート手段と、前記ゲート手段を介して前
記カラーデータ出力部内からの出力されるカラー
データを表示面上の１ドツト表示タイミングに対
応する切換パルス信号に基づいて順次入力チヤン
ネル別に切換えて出力する切換出力手段とを具備
し、前記各入力チヤンネルの各々に同時にカラー
コードを供給するようにしたので、動作電流を増
すことなくカラーデータの高速変換が行える利点
が得られる。したがつて、集積化する際において
回路面積を少さくすることができ、また、回路の
発熱も押えることができる。

【図面の簡単な説明】

第１図はこの発明の一実施例の構成を示すブロ
ツク図、第２図、第３図は各々第１図に示す切換
レジスタ１２およびカラーパレツト１３の構成を
示すブロツク図、第４図はパルス信号φ₁，φ₂を
示す波形図、第５図〜第７図は各々同実施例の表
示モードＧ〜Ｇにおける表示面のドツトと
VRAM２内のカラーコードとの関係を示す図、
第８図イ，ロはＧ、Ｇモードにおける信号
RAS，０の波形を示す波形図、第９図イ〜
ニは各々Ｇモードにおける信号，０，
CAS１，HSRの波形を示す波形図、第１０図は
デイスプレイコントローラを用いた場合の一般的
なデイスプレイ装置の構成を示すブロツク図であ
る。２０−１〜２０−１６……色データ出力部（カ
ラーデータ出力部）、２３，２４……デコーダ、
BFa，BFb……バツフア（ゲート手段）、BFb，
BFb……バツフア（ゲート手段）、φ₁，φ₂……パ
ルス信号（切換パルス）、ANa，ANa……アン
ドゲート（切換出力手段）、ANb，ANb……ア
ンドゲート（切換出力手段）、OR１，OR２……
オアゲート（切換出力手段）、AN１，AN１……
アンドゲート（切換出力手段）。

Claims

【特許請求の範囲】

１表示面のドツトの色を指定するカラーコード
を予めメモリに記憶し、このカラーコードを表示
面の走査に対応して順次読み出すとともに、読み
出したカラーコードを３原色カラーデータに変換
し、このカラーデータに基づいてカラー表示を行
うようにしたデイスプレイコントローラにおい
て、予めカラーデータがセツトされるカラーデー
タ出力部と、複数の入力チヤンネルに対応して
各々設けられるとともに、前記各入力チヤンネル
から供給されるカラーコードに基づいて前記カラ
ーデータ出力部のいずれか１つを選択する選択信
号を出力するデコーダと、前記各カラーデータ出
力部の各々の出力端に前記各入力チヤンネルに対
応して並列に設けられるとともに、その入力チヤ
ンネルに対応するデコーダが出力する前記選択信
号を開信号とするゲート手段と、前記ゲート手段
を介して前記カラーデータ出力部内から出力され
るカラーデータを表示面上の１ドツト表示タイミ
ングに対応する切換パルス信号に基づいて順次入
力チヤンネル別に切換えて出力する切換出力手段
とを具備し、前記各入力チヤンネルの各々に同時
にカラーコードを供給することを特徴とするデイ
スプレイコントローラ。