JPH1153252A - メモリ制御回路 - Google Patents
メモリ制御回路Info
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- JPH1153252A JPH1153252A JP9204880A JP20488097A JPH1153252A JP H1153252 A JPH1153252 A JP H1153252A JP 9204880 A JP9204880 A JP 9204880A JP 20488097 A JP20488097 A JP 20488097A JP H1153252 A JPH1153252 A JP H1153252A
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- control circuit
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- 238000001514 detection method Methods 0.000 claims abstract description 14
- 230000004075 alteration Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 101100532856 Arabidopsis thaliana SDRA gene Proteins 0.000 description 1
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Abstract
(57)【要約】
【課題】 動作条件の異なるバスマスタがＳＤＲＡＭを
共有する時、バスマスタ切り替え時の設定変更による時
間的なむだと複雑な制御を防ぐ。 【解決手段】 設定変更検出部１１がバスマスタが切り
替わった事を検出すると、設定制御部１２がＳＤＲＡＭ
のモードレジスタに設定部１０に設定された値に従った
値を設定する。読み出し／書き込み動作の制御も、その
時のバスマスタの動作に対応して設定部１０に設定して
ある値によって最適な動作を行う。
共有する時、バスマスタ切り替え時の設定変更による時
間的なむだと複雑な制御を防ぐ。 【解決手段】 設定変更検出部１１がバスマスタが切り
替わった事を検出すると、設定制御部１２がＳＤＲＡＭ
のモードレジスタに設定部１０に設定された値に従った
値を設定する。読み出し／書き込み動作の制御も、その
時のバスマスタの動作に対応して設定部１０に設定して
ある値によって最適な動作を行う。
Description
【０００１】
【発明の属する技術分野】本発明はメモリ制御回路に関
し、特に同期型ＤＲＡＭ（以下、ＳＤＲＡＭという。）
または同期型ＲＯＭ（以下、ＳＲＯＭという。）の動作
条件を設定するメモリ制御回路に関する。
し、特に同期型ＤＲＡＭ（以下、ＳＤＲＡＭという。）
または同期型ＲＯＭ（以下、ＳＲＯＭという。）の動作
条件を設定するメモリ制御回路に関する。
【０００２】
【従来の技術】従来、この種のメモリ制御回路は、ＳＤ
ＲＡＭが必要とする設定値を外部から簡単に設定できる
ようにし、ＣＰＵの動作周波数の変更に際してＳＤＲＡ
Ｍの種類の変更やＳＤＲＡＭの制御回路の変更を伴うこ
となく、安定した動作を得るためのものである。
ＲＡＭが必要とする設定値を外部から簡単に設定できる
ようにし、ＣＰＵの動作周波数の変更に際してＳＤＲＡ
Ｍの種類の変更やＳＤＲＡＭの制御回路の変更を伴うこ
となく、安定した動作を得るためのものである。
【０００３】たとえば、特開平０８−２９７６０６号広
報によれば、図６に示すように、メモリ制御回路を含む
画像形成装置７０は、ＳＤＲＡＭを有する画像記憶手段
６１と、ＳＤＲＡＭが必要とする設定値を設定する設定
手段６２と、上記の設定値に従ってＳＤＲＡＭの読み書
きを制御する設定制御手段６３と、画像形成手段６６
と、ＲＯＭ／ＲＡＭ６７と、外部接続手段６８と、装置
全体の制御手段６９とを有する。そして、外部装置６０
に接続されている。
報によれば、図６に示すように、メモリ制御回路を含む
画像形成装置７０は、ＳＤＲＡＭを有する画像記憶手段
６１と、ＳＤＲＡＭが必要とする設定値を設定する設定
手段６２と、上記の設定値に従ってＳＤＲＡＭの読み書
きを制御する設定制御手段６３と、画像形成手段６６
と、ＲＯＭ／ＲＡＭ６７と、外部接続手段６８と、装置
全体の制御手段６９とを有する。そして、外部装置６０
に接続されている。
【０００４】上記の画像形成装置７０は、外部接続手段
６８を介して受け取った画像情報を上記の画像記憶手段
６１のＳＤＲＡＭに高速で記憶し、あるいは読み出す。
その際、最初に読み書きするアドレスのほかに、種々の
設定を行うことが必要である。
６８を介して受け取った画像情報を上記の画像記憶手段
６１のＳＤＲＡＭに高速で記憶し、あるいは読み出す。
その際、最初に読み書きするアドレスのほかに、種々の
設定を行うことが必要である。
【０００５】すなわち、書き込み時には、最初に書き込
むべきアドレス位置と種々の設定値が設定手段６２に設
定され、設定制御手段６３によってこれらの設定値を画
像記憶手段６１のＳＤＲＡＭの所定の内部レジスタに再
設定した後、書き込みを開始する。
むべきアドレス位置と種々の設定値が設定手段６２に設
定され、設定制御手段６３によってこれらの設定値を画
像記憶手段６１のＳＤＲＡＭの所定の内部レジスタに再
設定した後、書き込みを開始する。
【０００６】また、読出しの時も同様に、設定手段６２
の内容に従って読み出され、読み出された画像情報に基
づいて画像形成手段６６により画像形成される。
の内容に従って読み出され、読み出された画像情報に基
づいて画像形成手段６６により画像形成される。
【０００７】
【発明が解決しようとする課題】上記のような従来のメ
モリ制御装置は次の欠点を有している。
モリ制御装置は次の欠点を有している。
【０００８】第１の問題点は、連続アクセスの長さやそ
の時のアドレスの順番が異なるバスマスタが主記憶装置
としてＳＤＲＡＭを共通に使用する場合、ＳＤＲＡＭの
必要とする種々の設定を変更しなければならないので、
時間的に無駄が生じる。
の時のアドレスの順番が異なるバスマスタが主記憶装置
としてＳＤＲＡＭを共通に使用する場合、ＳＤＲＡＭの
必要とする種々の設定を変更しなければならないので、
時間的に無駄が生じる。
【０００９】その理由は、ＳＤＲＡＭに対する設定手段
の設定情報が１組しかなく、１度設定した動作でしかＳ
ＤＲＡＭは動作しないことにある。
の設定情報が１組しかなく、１度設定した動作でしかＳ
ＤＲＡＭは動作しないことにある。
【００１０】第２の問題点は、第１の問題点を解決する
方法として連続アクセス中に強制的にＳＤＲＡＭを止め
ることが考えられるが、その際には複雑な制御が必要に
なる。
方法として連続アクセス中に強制的にＳＤＲＡＭを止め
ることが考えられるが、その際には複雑な制御が必要に
なる。
【００１１】その理由は、バスマスタが切り替わったこ
とを自動的に検出するための手段が設けられていないこ
とにある。
とを自動的に検出するための手段が設けられていないこ
とにある。
【００１２】本発明の目的は、種類の異なるバスマスタ
が接続されている装置において、効率的かつ簡単にＳＤ
ＲＡＭを共有できるようにして上記の欠点を改善したメ
モリ制御回路を提供することにある。
が接続されている装置において、効率的かつ簡単にＳＤ
ＲＡＭを共有できるようにして上記の欠点を改善したメ
モリ制御回路を提供することにある。
【００１３】
【課題を解決するための手段】本発明のメモリ制御回路
は、同期型ＤＲＡＭを記憶素子とするメモリ装置のメモ
リ制御回路において、前記同期型ＤＲＡＭの動作条件を
設定する設定情報を保持し、外部から指示された条件に
従って前記設定情報を変更して前記同期型ＤＲＡＭに送
出し、前記同期型ＤＲＡＭの動作条件を任意に設定する
ようにして構成される。
は、同期型ＤＲＡＭを記憶素子とするメモリ装置のメモ
リ制御回路において、前記同期型ＤＲＡＭの動作条件を
設定する設定情報を保持し、外部から指示された条件に
従って前記設定情報を変更して前記同期型ＤＲＡＭに送
出し、前記同期型ＤＲＡＭの動作条件を任意に設定する
ようにして構成される。
【００１４】また、本発明のメモリ制御回路は、同期型
ＤＲＡＭを記憶素子とするメモリ装置のメモリ制御回路
において、前記同期型ＤＲＡＭの動作条件を設定する設
定情報を保持する設定部と、前記設定情報の変更を示す
外部からの指示信号を検出する設定変更検出部と、前記
指示信号に従って前記設定情報を変更しそれを前記同期
型ＤＲＡＭへ送出する設定制御部とを備えて構成され
る。
ＤＲＡＭを記憶素子とするメモリ装置のメモリ制御回路
において、前記同期型ＤＲＡＭの動作条件を設定する設
定情報を保持する設定部と、前記設定情報の変更を示す
外部からの指示信号を検出する設定変更検出部と、前記
指示信号に従って前記設定情報を変更しそれを前記同期
型ＤＲＡＭへ送出する設定制御部とを備えて構成され
る。
【００１５】さらに、本発明のメモリ制御回路におい
て、前記設定部は同期型ＤＲＡＭの動作条件を設定する
複数組の設定情報を保持する。
て、前記設定部は同期型ＤＲＡＭの動作条件を設定する
複数組の設定情報を保持する。
【００１６】さらに、本発明のメモリ制御回路におい
て、前記設定変更検出部は設定情報の変更を示す外部か
らの複数組の指示信号を検出する。
て、前記設定変更検出部は設定情報の変更を示す外部か
らの複数組の指示信号を検出する。
【００１７】さらに、本発明のメモリ制御回路におい
て、前記設定制御部は前記設定変更検出部の検出結果に
従って前記設定部が保持する複数組の設定情報のなかの
一つを選択しそれを前記同期型ＤＲＡＭへ送出する。
て、前記設定制御部は前記設定変更検出部の検出結果に
従って前記設定部が保持する複数組の設定情報のなかの
一つを選択しそれを前記同期型ＤＲＡＭへ送出する。
【００１８】また、本発明のメモリ制御回路において、
前記同期型ＤＲＡＭは同期型ＲＯＭであってもよい。
前記同期型ＤＲＡＭは同期型ＲＯＭであってもよい。
【００１９】すなわち、本発明のメモリ制御回路は、バ
スマスタが切り替わる際に自動的にＳＤＲＡＭが必要と
する種々の設定を切り替える。具体的には、対応するバ
スマスタに対応しそれぞれ別々にＳＤＲＡＭが必要とす
る種々の設定情報を保持する設定部とバスマスタが切り
替わったことを検出する設定変更検出部とを有してい
る。
スマスタが切り替わる際に自動的にＳＤＲＡＭが必要と
する種々の設定を切り替える。具体的には、対応するバ
スマスタに対応しそれぞれ別々にＳＤＲＡＭが必要とす
る種々の設定情報を保持する設定部とバスマスタが切り
替わったことを検出する設定変更検出部とを有してい
る。
【００２０】したがって、切り替わったバスマスタ側の
ソフトウエアがその都度ＳＤＲＡＭの必要とする種々の
ＳＤＲＡＭの設定情報を変更したり、メモリ制御回路が
ＳＤＲＡＭを複雑な制御で動作させたりする必要がな
い。
ソフトウエアがその都度ＳＤＲＡＭの必要とする種々の
ＳＤＲＡＭの設定情報を変更したり、メモリ制御回路が
ＳＤＲＡＭを複雑な制御で動作させたりする必要がな
い。
【００２１】
【発明の実施の形態】以下、本発明について図面を参照
しながら説明する。
しながら説明する。
【００２２】図１は本発明の実施の第一の形態を示すブ
ロック図である。同図において、メモリ制御回路１は、
ＣＰＵ３と，ＣＰＵ３とは異なる動作をするバスマスタ
４と，ＣＰＵ３とバスマスタ４とがバスを使用する際に
調停を行う調停回路５と，ＳＤＲＡＭ２とに接続されて
いる。
ロック図である。同図において、メモリ制御回路１は、
ＣＰＵ３と，ＣＰＵ３とは異なる動作をするバスマスタ
４と，ＣＰＵ３とバスマスタ４とがバスを使用する際に
調停を行う調停回路５と，ＳＤＲＡＭ２とに接続されて
いる。
【００２３】バスマスタ４がＳＤＲＡＭへのアクセスを
行うときは、調停回路５に対するバスリクエスト信号を
有効にし、それに対し調停回路５からのバスアクノリッ
ジ信号が有効になったことを確認してからバスを使用
し、ＳＤＲＡＭ２へのアクセスを行う。
行うときは、調停回路５に対するバスリクエスト信号を
有効にし、それに対し調停回路５からのバスアクノリッ
ジ信号が有効になったことを確認してからバスを使用
し、ＳＤＲＡＭ２へのアクセスを行う。
【００２４】ＳＤＲＡＭ２はバーストリード（連続読み
取り）時に最初の読み取り位置のアドレスを与えると、
設定された時間（以下、ＣＡＳレーテンシという。）後
に最初のデータが出力され、その時点からクロック毎に
設定された長さ（以下、バーストレングスという。）分
だけアドレス順番に読み取られたデータが出力される。
また、バーストライト（連続書き込み）についても同様
に、最初に書き込む位置のアドレスを与え、かつクロッ
ク毎にライトデータを与えれば、バーストレングスとし
て設定された分だけアドレス順に連続書き込みが行われ
る。
取り）時に最初の読み取り位置のアドレスを与えると、
設定された時間（以下、ＣＡＳレーテンシという。）後
に最初のデータが出力され、その時点からクロック毎に
設定された長さ（以下、バーストレングスという。）分
だけアドレス順番に読み取られたデータが出力される。
また、バーストライト（連続書き込み）についても同様
に、最初に書き込む位置のアドレスを与え、かつクロッ
ク毎にライトデータを与えれば、バーストレングスとし
て設定された分だけアドレス順に連続書き込みが行われ
る。
【００２５】ＳＤＲＡＭには種々の設定がある。上記の
ＳＤＲＡＭ自体が備えるモードレジスタに対する設定と
して、バーストレングス，ＣＡＳレーテンシ，連続アク
セス時のアドレスの順番などがある。また、メモリ制御
回路がＳＤＲＡＭを制御するために必要な設定として、
ロウ（Ｒｏｗ）アドレスを与えるコマンド（以下、アク
ティブコマンドという。）とカラム（Ｃｏｌｕｍｎ）ア
ドレスを与えながらリード／ライトを認識させるコマン
ド（リードコマンド，ライトコマンド）の間のクロック
数，連続アクセスする際の間隔（例えば１つ目のリード
データと２つ目のリードデータの間隔），１回目の連続
アクセス後に自動的にロウアドレスを無効にする（オー
トプリチャージ）などの設定がある。
ＳＤＲＡＭ自体が備えるモードレジスタに対する設定と
して、バーストレングス，ＣＡＳレーテンシ，連続アク
セス時のアドレスの順番などがある。また、メモリ制御
回路がＳＤＲＡＭを制御するために必要な設定として、
ロウ（Ｒｏｗ）アドレスを与えるコマンド（以下、アク
ティブコマンドという。）とカラム（Ｃｏｌｕｍｎ）ア
ドレスを与えながらリード／ライトを認識させるコマン
ド（リードコマンド，ライトコマンド）の間のクロック
数，連続アクセスする際の間隔（例えば１つ目のリード
データと２つ目のリードデータの間隔），１回目の連続
アクセス後に自動的にロウアドレスを無効にする（オー
トプリチャージ）などの設定がある。
【００２６】図２は上記のメモリ制御回路１の構成を示
すブロック図である。同図において、メモリ制御回路１
は、種々のＳＤＲＡＭの設定をバスマスタ毎に持つこと
ができる設定部１０と、調停回路５からの信号を監視し
ＳＤＲＡＭが必要とする設定を変更するタイミングを検
出する設定変更検出部１１と、ＳＤＲＡＭ内のモードレ
ジスタの内容を設定部１０に設定された内容に従って書
き替えを行ったり，ＳＤＲＡＭにアドレスを与えた後に
書き込みデータを与えるまでのクロック数などの設定部
１０の設定に従って読み書きの制御を行う設定制御部１
２とを備えて構成される。
すブロック図である。同図において、メモリ制御回路１
は、種々のＳＤＲＡＭの設定をバスマスタ毎に持つこと
ができる設定部１０と、調停回路５からの信号を監視し
ＳＤＲＡＭが必要とする設定を変更するタイミングを検
出する設定変更検出部１１と、ＳＤＲＡＭ内のモードレ
ジスタの内容を設定部１０に設定された内容に従って書
き替えを行ったり，ＳＤＲＡＭにアドレスを与えた後に
書き込みデータを与えるまでのクロック数などの設定部
１０の設定に従って読み書きの制御を行う設定制御部１
２とを備えて構成される。
【００２７】なお、ＳＤＲＡＭのバーストレングスを変
える方法としては、モードレジスタを書き替える方法と
バースト中にプリチャージを行う方法とがある。プリチ
ャージを行う方法は複雑な制御が必要である。
える方法としては、モードレジスタを書き替える方法と
バースト中にプリチャージを行う方法とがある。プリチ
ャージを行う方法は複雑な制御が必要である。
【００２８】図３は上記のメモリ制御回路の動作を示す
波形図である。まず、図１〜２を参照して、ＣＰＵ３は
そのアクセス方式に従った設定値を設定部１０に設定す
る。同時に設定制御部１２は設定された内容にしたがっ
てＳＤＲＡＭ２のモードレジスタに設定を行う。次にＣ
ＰＵ３は、バスマスタ４のアクセスに従ったＳＤＲＡＭ
の必要とする設定値を設定部１０に設定する。ここまで
の動作を図３の（Ａ）以前に行う。（Ａ）以前でＣＰＵ
３がＳＤＲＡＭ２のアクセスを行うと、ＣＰＵ３の動作
に最適・最速な動作で安定してＳＤＲＡＭ２は動作す
る。
波形図である。まず、図１〜２を参照して、ＣＰＵ３は
そのアクセス方式に従った設定値を設定部１０に設定す
る。同時に設定制御部１２は設定された内容にしたがっ
てＳＤＲＡＭ２のモードレジスタに設定を行う。次にＣ
ＰＵ３は、バスマスタ４のアクセスに従ったＳＤＲＡＭ
の必要とする設定値を設定部１０に設定する。ここまで
の動作を図３の（Ａ）以前に行う。（Ａ）以前でＣＰＵ
３がＳＤＲＡＭ２のアクセスを行うと、ＣＰＵ３の動作
に最適・最速な動作で安定してＳＤＲＡＭ２は動作す
る。
【００２９】（Ｂ）点のようにバスマスタ４がバスリク
エストを有効にすると、調停回路５はＣＰＵが停止して
いることを確認してからバスマスタ４へのアクノリッジ
を有効にする。この動作を設定変更検出部１１が検出し
た直後の（Ｃ）で設定されたバスマスタ４の動作に従っ
た設定値をＳＤＲＡＭ２のモードレジスタに書き込む。
そして（Ｄ）の期間内において、バスマスタ４からのＳ
ＤＲＡＭ２へのアクセスはバスマスタ４の動作に最適・
最速な動作で安定して行われる。
エストを有効にすると、調停回路５はＣＰＵが停止して
いることを確認してからバスマスタ４へのアクノリッジ
を有効にする。この動作を設定変更検出部１１が検出し
た直後の（Ｃ）で設定されたバスマスタ４の動作に従っ
た設定値をＳＤＲＡＭ２のモードレジスタに書き込む。
そして（Ｄ）の期間内において、バスマスタ４からのＳ
ＤＲＡＭ２へのアクセスはバスマスタ４の動作に最適・
最速な動作で安定して行われる。
【００３０】次に、（Ｅ）点のようにバスマスタ４がＳ
ＤＲＡＭ２へのアクセスを終了しバスリクエストを無効
にした時、設定変更検出部１１はその動作を検出し、そ
の直後にＳＤＲＡＭ２のモードレジスタをＣＰＵ３の動
作に従った設定値に自動的に設定し直す。
ＤＲＡＭ２へのアクセスを終了しバスリクエストを無効
にした時、設定変更検出部１１はその動作を検出し、そ
の直後にＳＤＲＡＭ２のモードレジスタをＣＰＵ３の動
作に従った設定値に自動的に設定し直す。
【００３１】上記のように、調停回路５がバスマスタ４
からのリクエストを受けつけた時およびそのリクエスト
が無効になった時にＳＤＲＡＭのモードレジスタを設定
し、リード／ライトする際のＳＤＲＡＭへの制御信号も
アクセス元の動作に従い設定部１０に設定された値に従
って動作する。
からのリクエストを受けつけた時およびそのリクエスト
が無効になった時にＳＤＲＡＭのモードレジスタを設定
し、リード／ライトする際のＳＤＲＡＭへの制御信号も
アクセス元の動作に従い設定部１０に設定された値に従
って動作する。
【００３２】ところで、バスマスタ４はＳＤＲＡＭへの
読み書きを８ワード単位で行い、読み書きする際のデー
タとデータの間隔は１クロック毎であるものとする。ま
た、ＣＰＵ３はＳＤＲＡＭへの読み書きを４ワード単位
で行い、読み書きする際のデータとデータの間隔は２ク
ロック毎であるものとする。さらに、ＳＤＲＡＭ２およ
びシステムの動作周波数によって決まる設定値としてア
クティブコマンドからリード／ライトコマンドを与える
までの間に１クロック必要とし、ＣＡＳレーテンシは２
で動作可能とする。
読み書きを８ワード単位で行い、読み書きする際のデー
タとデータの間隔は１クロック毎であるものとする。ま
た、ＣＰＵ３はＳＤＲＡＭへの読み書きを４ワード単位
で行い、読み書きする際のデータとデータの間隔は２ク
ロック毎であるものとする。さらに、ＳＤＲＡＭ２およ
びシステムの動作周波数によって決まる設定値としてア
クティブコマンドからリード／ライトコマンドを与える
までの間に１クロック必要とし、ＣＡＳレーテンシは２
で動作可能とする。
【００３３】上記の場合、電源投入後から、ＣＰＵ３が
ＳＤＲＡＭ２へのアクセス要求を出す前に、ＣＰＵ３は
設定部１０にＣＰＵの動作に従った設定値を設定する。
具体的には、アクティブコマンドとリードコマンドまた
はライトコマンドの間隔は１クロック，ＣＡＳレーテン
シは２，バーストレングスは４，バーストアクセス（連
続アクセス）時のデータは１クロック毎とし、同時に設
定制御部１２は図３の（Ｆ）点と同じ動作を行い、ＳＤ
ＲＡＭ２のモードレジスタを設定する。
ＳＤＲＡＭ２へのアクセス要求を出す前に、ＣＰＵ３は
設定部１０にＣＰＵの動作に従った設定値を設定する。
具体的には、アクティブコマンドとリードコマンドまた
はライトコマンドの間隔は１クロック，ＣＡＳレーテン
シは２，バーストレングスは４，バーストアクセス（連
続アクセス）時のデータは１クロック毎とし、同時に設
定制御部１２は図３の（Ｆ）点と同じ動作を行い、ＳＤ
ＲＡＭ２のモードレジスタを設定する。
【００３４】次に、ＣＰＵ３は設定部１０の別領域にバ
スマスタ４の動作に従った設定値を設定する。具体的に
は、アクティブコマンドとリードコマンドまたはライト
コマンドの間隔は１クロック，ＣＡＳレーテンシは２，
バーストレングスは８，バーストアクセス時のデータは
２クロック毎に設定する。
スマスタ４の動作に従った設定値を設定する。具体的に
は、アクティブコマンドとリードコマンドまたはライト
コマンドの間隔は１クロック，ＣＡＳレーテンシは２，
バーストレングスは８，バーストアクセス時のデータは
２クロック毎に設定する。
【００３５】その後、ＣＰＵ３がＳＤＲＡＭ２の読み出
しを行うと、図４（ｂ）に示すように４ワードのデータ
を２クロック毎にリードする。また、バスマスタ４から
のバスリクエストが受けつけられ、バスマスタ４がＳＤ
ＲＡＭ２の読み出しを行うと、図４（ａ）に示すように
８ワードのデータを１クロック毎にリードする。
しを行うと、図４（ｂ）に示すように４ワードのデータ
を２クロック毎にリードする。また、バスマスタ４から
のバスリクエストが受けつけられ、バスマスタ４がＳＤ
ＲＡＭ２の読み出しを行うと、図４（ａ）に示すように
８ワードのデータを１クロック毎にリードする。
【００３６】図５は本発明の実施の第二の形態を示すブ
ロック図である。同図において、メモリ制御回路１ａは
複数のバスマスタ４１〜４ｎおよび調停回路５ａに接続
され、ＣＰＵ３の指示に従ってＳＤＲＡＭ２を制御す
る。すなわち、メモリ制御回路１ａはｎ個のバスマスタ
に対応する設定部および設定変更検出部を具備してい
る。
ロック図である。同図において、メモリ制御回路１ａは
複数のバスマスタ４１〜４ｎおよび調停回路５ａに接続
され、ＣＰＵ３の指示に従ってＳＤＲＡＭ２を制御す
る。すなわち、メモリ制御回路１ａはｎ個のバスマスタ
に対応する設定部および設定変更検出部を具備してい
る。
【００３７】また、上記のメモリ制御回路はＳＤＲＡＭ
を制御するが、ＳＤＲＡＭと同様にして同期型ＲＯＭ
（ＳＲＯＭという。）を制御することもできる。
を制御するが、ＳＤＲＡＭと同様にして同期型ＲＯＭ
（ＳＲＯＭという。）を制御することもできる。
【００３８】
【発明の効果】以上、詳細に説明したように、本発明に
よれば次の効果がある。
よれば次の効果がある。
【００３９】第１の効果は、ＣＰＵやバスマスタがＳＤ
ＲＡＭの設定をその都度変えなくてもよいので、無駄な
再設定時間を省略できるようになる。その理由は、ＳＤ
ＲＡＭの設定情報を２組以上（バスマスタの数だけ）設
定できるからである。
ＲＡＭの設定をその都度変えなくてもよいので、無駄な
再設定時間を省略できるようになる。その理由は、ＳＤ
ＲＡＭの設定情報を２組以上（バスマスタの数だけ）設
定できるからである。
【００４０】第２の効果は、バーストアクセス中に、プ
リチャージコマンドでバーストを止めるという複雑な制
御をせずに、効率よくＳＤＲＡＭのアクセスを行うこと
ができる。その理由は、設定を変更するタイミングを自
動的に検出し、あらかじめ登録されている情報を使用し
て設定できるからである。
リチャージコマンドでバーストを止めるという複雑な制
御をせずに、効率よくＳＤＲＡＭのアクセスを行うこと
ができる。その理由は、設定を変更するタイミングを自
動的に検出し、あらかじめ登録されている情報を使用し
て設定できるからである。
【図１】本発明の実施の第１の形態を示すブロック図。
【図２】図１におけるメモリ制御回路を示すブロック
図。
図。
【図３】本発明の動作を示す波形図。
【図４】本発明の動作の具体例を示す波形図。
【図５】本発明の実施の第二の形態を示すブロック図。
【図６】本発明の従来例を示す説明図。
１ メモリ制御回路 ２ ＳＤＲＡＭ ３ ＣＰＵ ４ バスマスタ ５ 調停回路 １０ 設定部 １１ 設定変更検出部 １２ 設定制御部
Claims (6)
- 【請求項１】 同期型ＤＲＡＭを記憶素子とするメモリ
装置のメモリ制御回路において、前記同期型ＤＲＡＭの
動作条件を設定する設定情報を保持し、外部から指示さ
れた条件に従って前記設定情報を変更して前記同期型Ｄ
ＲＡＭに送出し、前記同期型ＤＲＡＭの動作条件を任意
に設定することを特徴とするメモリ制御回路。 - 【請求項２】 同期型ＤＲＡＭを記憶素子とするメモリ
装置のメモリ制御回路において、前記同期型ＤＲＡＭの
動作条件を設定する設定情報を保持する設定部と、前記
設定情報の変更を示す外部からの指示信号を検出する設
定変更検出部と、前記指示信号に従って前記設定情報を
変更しそれを前記同期型ＤＲＡＭへ送出する設定制御部
とを備えることを特徴とするメモリ制御回路。 - 【請求項３】 請求項２記載のメモリ制御回路におい
て、前記設定部は同期型ＤＲＡＭの動作条件を設定する
複数組の設定情報を保持することを特徴とするメモリ制
御回路。 - 【請求項４】 請求項２または３記載のメモリ制御回路
において、前記設定変更検出部は設定情報の変更を示す
外部からの複数組の指示信号を検出することを特徴とす
るメモリ制御回路。 - 【請求項５】 請求項２または３記載のメモリ制御回路
において、前記設定制御部は前記設定変更検出部の検出
結果に従って前記設定部が保持する複数組の設定情報の
なかの一つを選択しそれを前記同期型ＤＲＡＭへ送出す
ることを特徴とするメモリ制御回路。 - 【請求項６】 請求項１，２，３，４，または５記載の
メモリ制御回路において、前記同期型ＤＲＡＭは同期型
ＲＯＭであることを特徴とするメモリ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9204880A JPH1153252A (ja) | 1997-07-30 | 1997-07-30 | メモリ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9204880A JPH1153252A (ja) | 1997-07-30 | 1997-07-30 | メモリ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1153252A true JPH1153252A (ja) | 1999-02-26 |
Family
ID=16497934
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9204880A Pending JPH1153252A (ja) | 1997-07-30 | 1997-07-30 | メモリ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1153252A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001059573A1 (fr) * | 2000-02-07 | 2001-08-16 | Hitachi, Ltd. | Dispositif de traitement de l'information et circuit integre a semi-conducteurs |
| WO2008126172A1 (ja) * | 2007-03-13 | 2008-10-23 | Panasonic Corporation | メモリ制御装置及びメモリ制御方法 |
-
1997
- 1997-07-30 JP JP9204880A patent/JPH1153252A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001059573A1 (fr) * | 2000-02-07 | 2001-08-16 | Hitachi, Ltd. | Dispositif de traitement de l'information et circuit integre a semi-conducteurs |
| JP4549001B2 (ja) * | 2000-02-07 | 2010-09-22 | ルネサスエレクトロニクス株式会社 | 情報処理装置及び半導体集積回路 |
| WO2008126172A1 (ja) * | 2007-03-13 | 2008-10-23 | Panasonic Corporation | メモリ制御装置及びメモリ制御方法 |
| JPWO2008126172A1 (ja) * | 2007-03-13 | 2010-07-15 | パナソニック株式会社 | メモリ制御装置及びメモリ制御方法 |
| US8180957B2 (en) | 2007-03-13 | 2012-05-15 | Panasonic Corporation | Memory control unit and memory control method |
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