JPH05198730A - 集積回路チップ・パッケージ構造体 - Google Patents

Abstract

(57)【要約】 【目的】 基準導電層と、基準導電層に隣接して配置さ
れ、狭幅の信号ラインおよび広幅の信号ラインを含むパ
ターン化された導電層とを含む多層集積回路チップ・パ
ッケージ構造体において信号ラインのキャパシタンスを
減少させること 【構成】 集積回路チップ・パッケージは、電力または
アースのための電圧を供給する基準導電層（８）と、こ
れに隣接して配置され、狭幅の信号ライン（２０）と広
幅の信号ライン（１９）とを含むパターン化された導電
層とを含む。広幅の信号ライン（１９）と対向する領域
（７）の基準導電層（８）は除去されており、この領域
に存在しない。したがって、信号ラインのキャパシタン
スを減少させ、最適動作を達成できる。

Description

【発明の詳細な説明】

以下の順序で本発明を説明する。 Ａ．産業上の利用分野 Ｂ．従来技術 Ｃ．発明が解決しようとする問題点 Ｄ．問題点を解決するための手段 Ｅ．実施例 Ｅ１．処理工程（図２ないし図１５） Ｅ２．構造（図１、図１４及び図１５） Ｅ３．作用（図１６、図１７） Ｆ．発明の効果

【０００１】

【産業上の利用分野】この発明は、集積回路チップ・パ
ッケージの分野に関し、特に半導体チップを半導体基板
上にパッケージするための多層配線構造体に関するもの
である。

【０００２】

【従来の技術】半導体基板を半導体パッケージ構造のた
めの基板として使用するという概念は、当技術分野で知
られている。特に、シリコンを基板として使用し、シリ
コン・チップをその上に載置したパッケージが提案され
ている。これらのパッケージに関連する主な問題は、電
力分配システムが、チップに電力を適切に供給する能力
に限定され、シリコンの内在的な抵抗率により、シリコ
ン基板が信号伝達用には好適でない媒体となってしまう
ということである。

【０００３】以下に示す文献は、このパッケージの分野
で達成された成果を表すものである。

【０００４】すなわち、ＩＥＥＥカスタム集積回路会議
議事録（Proceedings of the IEEECustoms Integrated
Circuits Conference)、１９８５年６月の"ウェーハ伝
達モジュール−ウェーハ集積パッケージ（The Wafer Tr
ansmission Module-Wafer Integration Packaging）"と
題する論文及びＶＬＳＩシステム設計（Systems Desig
n）、１９８６年１月の"ウェーハ伝達モジュール（The
Wafer Transmission Module）"と題する論文において、
バーゲンダール（Bergendahl）らは、相互結線ワイヤ及
び電力バスを含むシリコン・ウェーハについて記述して
いる。このウェーハ伝達モジュールは、大規模集積のた
めに、シリコンを、多重チップのウェーハ・スケールの
集積を行うための手段として使用する。これより、チッ
プの１００％の歩どまりを要求することなく、多くのチ
ップが同一のパッケージを共有することが可能となる。
すなわち、集積回路チップは角型に切断され、検査さ
れ、モジュールの相互接続ワイヤにワイヤ・ボンディン
グされる。相互接続線の信号の伝播時間は、当技術分野
で知られている長い薄膜高減衰伝達線を使用することに
より最小限に抑えられる。また、ライン幅と間隔を大き
くすると歩どまりが改善され結線間結合が低減される
が、結線能力及び密度が制限される。

【０００５】ポリイミドのような誘電物質もまた、シリ
コン・パッケージ適用技術に利用される。ポリイミドを
誘電体として使用した場合に、薄膜金属技術を用いて５
μｍ幅の微細線が形成でき、多層アディテブ基板におい
て微細な間隔を形成できるということは、薄膜金属とポ
リイミドを使用することの潜在的な可能性を実証する。

【０００６】ＩＴＴ社のランディス（Landis）は、１９
８５年５月２０日の第３５回電子部品会議（the 35th E
lectronic Components Conference）によって刊行され
た"ＧａＡｓ相互結線のための高速パッケージ（High-Sp
eed Packaging for GaAs Interconnection）"と題する
論文中で、９個の６４ピンＬＳＩチップを含む多層微細
ライン・ポリイミド・チップ・キャリアについて記述し
ている。この微細ライン・アディティブ・ポリイミド技
術は、チップ間の相互結線が完全に遮へいされた同軸的
導体をもつように基板を構成する能力を与える。各半導
体はダイ取付銅スタッド上に組立られ、基板にワイヤ・
ボンディングされる。同軸的な導電体は、隣接する高密
度信号ラインの間の混線（クロストーク）の影響を低減
するように設計されたものである。このパッケージ構成
は、高速動作への適用に有用であるけれども、製造の本
来的な複雑さによって制約される。さらに、相当な数の
金属化工程を要するため、これが最終的な製品の歩どま
りをかなりな程度制限し、とり囲む金属が大量であるこ
とにより信号ラインのキャパシタンスが高まり、以て電
流の要求を高めるとともに、パッケージの熱的特性を悪
化させる。

【０００７】米国特許第４０２３１９７号は、さまざま
なレベルにおいて不規則さをもたらすメタラージの影響
を最小限に抑えた、多重レベル・メタラージをもつ集積
回路チップ・キャリアを開示する。この特許は、集積回
路チップに構造的に適用可能な高回路密度の進歩した集
積回路チップのためのキャリアを与える処理及びその構
造を開示する。しかし、このパッケージは、低インダク
タンス電力分配システムをもたず、複雑な処理を要す
る。

【０００８】このように、従来技術において、基板が半
導体材料からなり、絶縁層及び金属化層の交互の層をも
ち、半導体集積回路チップが載置される改善された半導
体パッケージ構造体を提供する必要がある。さらに、効
率的な電力分配システムをもち、高品質の信号伝達ライ
ン（すなわち、信号ライン間の混線が小さく、インピー
ダンスが整合したライン）を与える半導体パッケージ構
造体に対する要望もある。またそのような信号伝達は、
継起する信号の間で遅延が小さく、以て信号伝達速度が
高まるように実行されなくてはならない。

【０００９】さらにまた、高密度結線を与え結線の制約
が少ない半導体パッケージ構造体に対する要望もある。

【００１０】また、金属化レベルの間の抵抗とキャパシ
タンスが最小であるようにインピーダンスが整合された
半導体パッケージ構造体に対する要望もある。

【００１１】さらに、半導体基板とその上に載置された
集積回路チップの間の熱膨張率の不整合を小さくするか
無くすることの要望もある。

【００１２】さらに、設計変更または必要に応じて修理
するために容易に適用可能な融通性のあるワイヤ再案内
システムをもつ半導体パッケージ構造体に対する要望も
ある。キャパシタンスが低く、以て電流要求を低くする
ことができ、またモジュールの熱出力を低減できる信号
ラインをもつ半導体パッケージ構造体に対する要望もあ
る。

【００１３】さらにまた、そのような改善された半導体
パッケージ構造体の製造方法を求める要望もある。その
ような製造を高い歩どまりで実行するための方法に対す
る要望もある。また、その際の金属化工程の数を低減す
ることの要望もある。

【００１４】

【発明が解決しようとする課題】この発明の目的は、基
板と、絶縁層と金属化層の交互の層と、基板上に載置さ
れる半導体集積回路とをもつ改善された半導体集積回路
チップ・パッケージ構造体を提供することにある。

【００１５】この発明の他の目的は、キャパシタンスが
低く、高速信号伝達を可能とする構造を有するパッケー
ジ構造体を提供することにある。

【００１６】この発明の他の目的は、効率的な電力分配
システムを有し、混線及びノイズが小さい高品質の信号
伝達ラインを有するパッケージを提供することにある。

【００１７】この発明のさらに他の目的は、改善された
性能をもつ半導体パッケージ構造体を高い歩どまりで製
造する方法を提供することにある。

【００１８】

【課題を解決するための手段】要約すると、本発明のパ
ッケージは、好適にはシリコンのような半導体材料から
なる基板と、ポリイミド及び銅のような絶縁体と導電体
の交互の層と、上方の導電層上に載置される半導体チッ
プとを有する。

【００１９】導電層は、信号ラインを含むパターン化さ
れた導電層と、信号ラインを含まず、電力またはアース
のための電圧を供給する基準導電層とを含む。基準導電
層は、パターン化された導電層に隣接して配置されてい
る。信号ラインは所定の幅の第１の信号ライン（例え
ば、図１４の２０）と、これよりも幅広い第２の信号ラ
イン（例えば、図１４の１９）とを含む。第２の信号ラ
インと対向する領域（例えば、図１４の７）において
は、基準導電層が除去されており、存在しない。広幅の
信号ラインは、長い配線長の信号ラインに対して低イン
ピーダンスを与えるために用いられるが、このような広
幅の信号ラインは、隣接する基準導電層との間のキャパ
シタンスを増大させ、信号の電流要件を高め、信号伝達
速度を低下させる。広幅の信号ラインと対向する部分の
基準導電層領域を除去することにより、これらの問題を
解決できる。

【００２０】

【実施例】Ｅ１．処理工程 本発明の好適な実施例の構造を得るために必要な処理
は、図２ないし図１５を参照することによって容易に理
解される一連の工程を含む。図２は、半導体パッケージ
構造のベースとして使用される基板１を示す。基板１
は、なめらかな、または研磨された表面をもつ任意の材
料でよく、例えば、シリコン・カーバイド、窒化シリコ
ンまたはセラミックなどの絶縁材料、あるいはシリコン
または砒化ガリウムなどの半導体材料、あるいは例えば
アンバーまたはモリブデンなどの低膨張率の金属または
合金でよい。好適な基板材料はシリコンである。このベ
ース基板の厚さは典型的に訳１０〜４０ミル（０．２５
４〜１．０１６ｍｍ）の範囲にあり、好適には約２５ミ
ル（０．６３５ｍｍ）である。ベース基板１は少なくと
も０．５μｍ、最大約８μｍのパシベーション層２で被
覆される。パシベーション層２は典型的には２酸化シリ
コンまたは窒化シリコンであり、そのどちらもスパッタ
リングまたはＣＶＤなどの半導体処理における慣用的な
技術によって付着される。

【００２１】次に、約１〜１５μｍ、好適には約２〜５
μｍの金属層３が蒸着またはスパッタリングのような慣
用的な手段によってパシベーション層２上に付着され
る。金属層３は基準電圧面として働き得るものである。

【００２２】図３を参照すると、好適な実施例におい
て、ポリイミド４が約５〜１５μｍの厚さまで付着され
る。尚、フッ化炭素、シロキサンなどの他のポリマも使
用することができるけれども、この処理においては、好
適な誘電材料としてポリイミドを使用するものとする。
好適には、ポリイミドを効果させる前に、約５００〜３
０００オングストロームのシリル化膜５が形成されるよ
うにポリイミド層４が選択的なシリル化工程によって処
理される。ポリイミド層を付着するために使用される処
理が、先ずポリアミック酸を塗布し、次に熱処理してそ
れをポリイミド層に変換する工程を有することはこの分
野の当業者に知られているところである。

【００２３】基本的には、選択的なシリル化処理は、ポ
リアミック酸を約７５〜１００℃、好適には約８５℃で
ベークしてポリアミック酸の溶剤を蒸発させ、次にその
ポリアミック酸を、ヘキサメチルシクロトリシラザン
（ＨＭＣＴＳ）と、キシレンと、ＮＭＰ、ＤＭＳＯまた
はＤＭＦなどの非プロトン性助溶剤の溶液に約１０〜２
０分、典型的には約１５分間さらす。この溶液は次に好
適には約４０℃と７０℃の間の温度で加熱される。これ
によりポリイミド表面のメチル・シロキサン基との架橋
反応が生じ、シリコンがポリイモド中に導入される。次
にポリアミック酸は約２００〜４００℃の温度で硬化さ
れ、これにより、シリル化された表面５をもつポリイミ
ド４が形成される。ポリイミド層４のシリル化表面５は
酸素プラズマ処理または他のエッチング技術に対して反
応性に乏しく、よって後の処理工程にエッチング障壁と
して働く。尚、シリル化表面５は好適にはポリイミド領
域４の全体に拡がっていてもよいけれども、便宜上ポリ
イミド領域７のすぐ下の領域のみがシリル化されている
ものとして図示されていることに注意されたい。また、
絶縁体中にエッチング障壁を形成するためにＨＭＣＴＳ
以外の有機金属試薬を使用することもできる。シリル化
は、そのようなエッチング障壁を形成するための好適な
実施例である。あるいは、このパッケージ構造体はエッ
チング障壁を形成することなく構成されてもよいが、そ
の場合は、シリル化表面をエッチ・ストップに使用する
という処理上の利点が失われてしまうことになる。

【００２４】次に金属層８が、蒸着またはスパッタリン
グなどの慣用的な技術によってシリル化表面５上にブラ
ンケット付着される。金属層８の一部は、リフトオフな
どの慣用的な処理によって選択的に除去される。金属層
８は、それを絶縁体と置き換えた方が望ましい箇所で選
択的に除去される。例えば、パッケージのインピーダン
スは、幅の広い信号ライン（すなわち、１０〜２５μ
ｍ）と、そのようなラインの直下の金属層の間に絶縁体
を追加配置した場合に高められる。シリル化表面６をも
つポリイミド７が次にこれらのくぼみ中に付着される。
この個別化された金属層８と、好適にはシリル化表面６
をもつ共面ポリイミド７の結果は、個別化された基準面
１０となる。この基準面はアース電位またはパッケージ
が必要とする他の任意の動作電位であることができる。
あるいは、ポリイミドを最初に付着し、次に金属付着を
必要とする箇所でポリイミドをエッチングするようにし
てもよい。

【００２５】代替実施例においては、基準面１０は個別
化する必要はなく、すなわち金属層８が全面を被覆す
る。さらに別の実施例は、金属層３と金属層８を金属ス
タッド（柱体）で相互接続し、１つの基準面を形成する
ことである。この基準面の上部は、基準面１０に関連し
て説明したのと同様の方法で個別化することができる。
尚、それ以降に付着される層上に幅広いラインが存在す
る場合は常に、基準面１０を個別化することが特に有利
である。というのは、キャパシタンスを低減するために
はその幅広いラインと、そのラインの下方の金属層の間
に厚い誘導体を設けることが要望されるからである。

【００２６】図４を参照すると、個別化された基準面１
０の形成に続いて、ポリイミド１１が付着され、ポリイ
ミド領域４とシリル化表面６が形成されたのと同一の方
法でシリル化表面１２が形成される。この時点で、ポリ
イミド絶縁体１３の深いトレンチが形成される。典型的
には、このトレンチの寸法は、使用される処理工程に応
じて約１５〜３０μｍの深さである。この誘電体の厚さ
が増大されたことにより基準層３または１０上の金属層
とポリイミド・トレンチ１３上の幅の広い金属ラインの
間のキャパシタンスが著しく減少される。ポリイミド層
１１は、シリル化された表面１２を有しているので、酸
素プラズマ処理には反応性が小さく、従って有効なエッ
チング障壁であるが、ポリイミドの大部分の誘電的性質
は不変である。

【００２７】次に、金属スタッド９を形成するために金
属の薄い層が付着される。これらのスタッドは、個別化
された平面１０からパッケージ中の後の金属層に電圧を
伝達する。このとき、スタッドは、個別化された基準面
１０の電圧に応じてアースまたは電力スタッドとなる。

【００２８】ここまでの処理工程の結果を要約すると、
個別化基準面１０が形成され、アースまたは電力が、金
属スタッド９によって、共面的な信号、アース及び電力
が最終的に形成されることになるレベルまで伝えられ
る。シリル化表面１２は、以下の工程でエッチング障壁
としての役目を果たす。

【００２９】図５は、この処理によって形成された共面
的な電力、アース及び信号ラインの第１のレベルを示
す。これらのラインを形成するパターン化された金属層
は、慣用的な追加的（additive）または削除的（subtra
ctive）金属化技術によって形成することができる。好
適には、パターン化された金属層を付着する場合には、
垂直冗長金属化技術が使用される。垂直冗長金属化技術
は、金属パターン中に空所（void）または開口が形成さ
れる確率を低減するために、単一の金属層の付着を、複
数の金属層の付着で置き換えたものである。典型的に
は、導電体パターンが２回の個別の工程に分けて付着さ
れ、これにより、各々の単一のパターンに存在し得る空
所または開口の下方、またはそれらを覆うように平行な
導電性金属化構造が存在することになる。好適な実施例
は、第１のパターン化された導電層を慣用的なリフトオ
フ技術によって形成し、次に同一のパターンのマスクを
直接その第１の導電層上に整合させ、金属リフトオフ技
術により再びパターン化された導電層を形成する工程で
ある。この金属化技術は、空所または開口を形成するこ
とにおいて非常に成功を収めている。なぜなら、個々の
パターン化された層の両方にあらわれるランダムな空所
または開口が重なる確立はきわめて小さいからである。
このことは、パッケージの歩どまりを劇的に向上する。
垂直冗長金属化技術は、薄膜金属化技術を使用すること
のできる多くのパッケージに適用される。例えば、従来
の多層セラミックは、米国特許第４２２１０４７号に記
載されているように、薄膜再分配構造を組み込んでい
る。すなわち、薄膜再分配構造を組み込んでいる。多層
セラミック・パッケージの歩どまりを向上するために垂
直冗長金属化技術を使用することができ、首尾良く歩ど
まりの向上をはたすことができるのである。

【００３０】電力、アース及び信号平面のラインは、互
いにほぼ並行であり、パターンは、電力、アース及び信
号平面中で任意の角度で、好適には水平（Ｘ−デカルト
座標）または垂直（Ｙ−デカルト座標）に走行させるこ
とができる。好適には、電力、アース、信号薄膜金属の
この第１のレベルはＸ方向に走っている。好適な態様に
おいては、アース・ライン１７は個別化された基準面１
０から持ち上げられ、任意の２つの信号ラインの間には
少なくとも１つのアースまたは電力ラインが存在する。
こうして、この第１の平面の結線の典型的な例は図５に
示すようなものである。すなわち信号ライン２０はアー
ス・ライン１７と電力ライン１６の間を走行し、幅の広
い信号ライン１９は電力ライン１６またはアース・ライ
ン１７によって別の信号ラインから隔離されている。幅
の広い信号ライン１９は比較的少ない数だけ存在し、そ
の正確な数はパッケージの固有の結線に依存する。この
結線とは、ふつうのラインよりも長い距離を走行しなく
てはならないラインの数のことである。これらのライン
は、そのラインに亘る電圧降下が、短いライン１６、１
７、２０とほぼ同一になるように幅広にされている。こ
のことは、より導電性の大きいラインが信号の減衰なく
長い距離を走行することを可能ならしめる。

【００３１】これらのラインのすべての寸法は、特定の
電気的及び集積度の条件に応じて異なり、例えば、２イ
ンチ（５０．８ｍｍ）平方のＣＭＯＳパッケージにおい
ては、好適なラインの厚さ（すなわち高さ）は、約３〜
５μｍであり、好適なラインの幅は、ライン１６、１
７、２０のような標準幅のラインの場合約４〜８μｍで
ある。尚、ここに与えられた寸法は例示的なものであ
り、必要とされている距離に亘る所望の電圧降下、パッ
ケージ・サイズなどの他の要因が必要な最終的なライン
・サイズを決定する。幅の広いライン１９は典型的には
通常のラインの何倍かの面積を使用するが、その寸法
は、薄膜技術分野の限界に適合させることができる。こ
れらのラインは典型的には、２インチ平方のＣＭＯＳパ
ッケージにおいて１５〜２５μｍである。

【００３２】図６を参照すると、好適にはポリイミド２
１である、約３〜１５μｍ、好適には、５〜１０μｍの
誘電体層が構造体上に被覆される。金属スタッド２２
が、慣用的な手段（すなわち、ポリイミドにバイアをエ
ッチングし、そのバイアを金属で充填すること）により
形成される。金属スタッド２２はＸ結線レベル上の選択
された共面的電力、アース及び信号ラインと、後で付着
されるＹレベル結線上の選択された共面的電力、アース
及び信号ライン間の接続を形成する。

【００３３】共面的な電力、アース及び信号ラインのＸ
及びＹレベル間の金属スタッド相互接続を形成するため
の好適な代替工程は、特に平坦化された表面が要望され
る場合に、スタッド２２を使用するすべての箇所で段付
き導電バイア１４（図７）を使用することである。図７
は、段付きの導電バイア１４を示し、その導電バイア１
４は、第１のレベルの共面的な電力、アース及び信号用
金属層が付着されたときに形成することができる。金属
ライン１５は、マウンド（盛り上げ部）１３を乗り越え
て形成され、これより、ライン１５の一部が、この処理
工程の間に形成された金属の主平面とは異なる面にある
ように突出することになる。マウンド１３と金属ライン
１５の組み合わせが段付き導電バイア１４と呼ばれる。
この段付き導電バイアを形成することによって、第１の
金属化レベルからのライン１５が、後の金属化レベルの
ライン２４に接続される。この、結線平面間の相互接続
の形成方法は、金属スタッド２２を形成した時に実施さ
れた層間の金属スタッドの形成などの慣用的な平面相互
接続方法よりも好適である。すなわち、段付きの導電バ
イアを形成することによって、２つの共面的電力、アー
ス及び信号平面間の接続が、第１の電力、アース及び信
号平面の形成と同時に実行され得る。これにより金属化
工程が節約されるが、そのことは、薄膜金属レベルが構
造体に付着されるにつれて歩どまりが低下するという事
実に鑑みきわめて重要である。例えば、実行的な観点か
ら、半導体チップの製造において４レベルの薄膜金属層
が可能になったのはごく最近のことである。というの
は、４レベルの薄膜金属処理はきわめて歩どまりが低か
ったからである。段付き導電バイアは、パターン化され
た導電結線層などのような平坦化された表面を形成する
ことが重要である場合に特に有用である。平坦化は、処
理を容易にし電気的性能を向上させるがゆえに重要であ
る。段付き導電バイアは平坦化された表面を達成するこ
とを可能ならしめる。というのは、金属化工程の後、ラ
イン１５がマウンド１３上に形成され、次に誘電体絶縁
膜が付着され、次に誘電体絶縁膜が、平面から金属層１
５を露出させるように均一にエッチングされる。その結
果は、金属層１５の表面が誘電体層と共面的になる。こ
の結果得られた統合的な誘電体と金属層１５の面は、標
準的なスタッドを使用した場合よりもかなり平坦にな
る。このように、パターン化された結線層を形成し、一
対のパターン化された導電結線層から同一電圧レベルの
電力ラインを相互接続することによって３次元的電力平
面を形成する場合に、典型的に、段付き導電バイアが使
用される。

【００３４】歩どまりはまた、金属層のレベルを相互接
続するために段付き導電バイアを形成することによって
も向上される。なぜなら、そのような相互接続を形成す
るためにポリイミド誘電体層をエッチングする必要がな
いからである。そのようなエッチングは、ピン・ホール
及びレベル間短絡をもたらすが、それらは低歩どまり及
び故障の主な２つの原因である。段付導電バイア１４を
使用し、以て相互接続のためエッチングを省略すること
により、これらの故障が最小限に抑えられ、歩どまりが
向上される。

【００３５】図８を参照すると、段付導電バイア１４
（図７参照）またはスタッド２２が完成された後、慣用
的な薄膜技術を用いてパターン化された金属層の第２レ
ベルが付着される。これより、符号２４で示される信号
ラインと、電力ライン２３が形成される。これらのライ
ンは典型的にはＹ方向に走行し、典型的にはＸ方向に走
行する第１のレベルの薄膜金属化結線とは９０度の角度
をなす。尚、他の実施例も可能であり、例えば、Ｙ金属
が低い方の平面上に形成され、Ｘレベル金属がその後の
平面に形成されていてもよいし、各レベルの金属化ライ
ンの間の走行角度は任意でよい。ここで図１３を参照す
ると、３次元電力平面が図示されている。これにおい
て、１つの３次元電力平面は、Ｙ結線平面からの結線ラ
イン１８と相互接続されたＸ結線平面からの結線ライン
１６から成っている。また、別の３次元電力平面は、Ｙ
結線平面からの結線ライン２３と相互接続されたＸ平面
からの結線ライン１７から成っている。図９は、Ｘレベ
ルと相互接続するＹレベル金属２４が形成された後の段
付き導電バイア１４を示す。

【００３６】図１０を参照すると、慣用的な処理によっ
てポリイミド２７が層として形成されている。この時点
では、厳密な微細ライン・リソグラフィ工程が既に完了
しており、従って前の工程ほど平面化が重要でないので
典型的には慣用的なバイアが使用される。慣用的なバイ
ア２８は典型的には、標準的な反応性イオン・エッチン
グ・バイア技術により形成される。

【００３７】次に図１１を参照すると、金属層３０及び
３１がバイア２８中に形成され、これは最終的に上方の
表面メタラージに接続されることになるテスト・パッド
とプローブ・パッドを形成する。これらは慣用的な薄膜
技術により形成されるが、リフト・オフが好適な実施例
である。好適には任意の信号パッド３０の間に、設計変
更及び補修ライン３２が形成される。設計変更及び補修
ライン３２は、ほとんどあらゆる交差位置で接合された
ラインの格子を形成する。この格子は、そのラインを選
択的にエッチングすることによって再構成することがで
き、これにより、再構成されたグリッドを介してライン
の経路変更を行うことによって下方信号ラインにおける
設計変更、または任意の断線あるいは短絡の修理を行う
ことができる。金属層３０、３１、３２が付着され、任
意の設計変更または補修がなされると、ポリイミド３３
（図１２）が露出された表面上に付着され、これにより
設計変更及び補修ラインが埋設される。尚、この分野の
当業者は、後の工程のためパッド３０及び３１をのこし
ておくべく、ポリイミド３３を付着し次に選択的にエッ
チングしてもよいことを理解するであろう。

【００３８】図１２において、好適な態様では、ポリイ
ミド３３がパッド３０及び３１から除去され、これらの
パッドが露出される。尚、設計変更及び補修ラインは埋
設されたままである。図１３において、上部表面メタラ
ージ（metallurgy）３５、３６、３７が付着される。好
適な態様では、はんだボール・チップ接合が使用される
場合、上部表面メタラージは、ボール制限メタラージ３
５、３７であり、このとき、はんだボールが、パッケー
ジ上のコネクタ・パッド領域３５、３７と、パッケージ
上に載置されるチップ上のコネクタ領域との間の接続を
形成する。この上方表面のボール制限メタラージを必要
としない領域においては、それらの領域を、上方表面に
さらに電力を与えるために使用することが好ましい。こ
れを実行するために、典型的にはボール制限メタラージ
３５、３７の間の領域における上方表面上に金属ライン
３６が形成される。こうして出来上がった電力ライン３
６は図１において最も明瞭に見てとれ、そこでは、電力
ライン３６が周辺の電力バス３９と接続されるものとし
て図示されている。

【００３９】図１４を参照すると、上方表面メタラージ
上にポリイミド３３の最終的な絶縁層が配置される。こ
れは、金属をボール制限し、それらが電力バス３６中へ
拡散するのを防止する。次に、はんだボール接合３８が
ボール制限金属領域上に形成される。はんだボールの寸
法は典型的には１〜１０ミル（０．０２５４〜０．２５
４ｍｍ）である。チップを半導体パッケージに接合する
ためにはんだボール接合が使用されない場合、他のチッ
プ接合手段、すなわちタブまたはワイヤ・ボンディング
を使用し得ることをこの分野の当業者は理解するであろ
う。この時点で、パッケージ中に電力を分配するための
好適な手段である周辺電力バス３９、４０以外のパッケ
ージの構成が説明された。

【００４０】上方表面と基準面に電力を供給する周辺電
力バス３９、４０の形成について説明するために、図１
を参照する。電力バス３９、４０は典型的には電力１及
び電力２という異なる電圧レベルにあり、それらは典型
的には異なる動作電圧であって、特定の動作電圧は特定
のパッケージの適用技術に依存する。電力バス４０は、
電力バス３９以外の周辺部から形成される。電力バス３
９及び４０の製造に関しては、それらは多重金属層付着
を行うことによって製造され、その各金属付着は、パッ
ケージ構造体自体の内部で信号及び電力ラインやバイア
のさまざまな連続的なレベルが形成されるのと同時に任
意の所与の平面の形成の間に行われる。こうして、第２
図に示すようにシリコン基板に絶縁層２でパシベーショ
ンを施した後の基準平面３の形成の間に、基準平面３を
形成するための金属付着と同時にバス３９の領域に金属
を付着することによって電力バス３９の最下層部分が形
成される。そして、絶縁層４を形成するために絶縁材料
が付着されるにつれて、電力バス３９の最下層に金属層
が追加され、電力バス構造が構築される。第２の基準平
面（すなわち個別化された平面１０）が形成された時点
で、電力バス３９の形成を継続し電力バス４０の最下層
部分を形成するために同時に金属が付着される。任意の
層が形成されてゆくにつれて、電力バス３９及び４０の
層は、信号バイアまたは電力レベルから典型的には上方
表面メタラージまで配置される。尚、図示の便宜上、電
力バス３９及び４０は図１では正確な寸法比で示されて
いない。それらの各電力バスの実際の幅は少なくとも
０．５ｍｍであり、好適には約１ｍｍである。これらの
電力バスの幾何学的構造は例えばＹ結線レベル上でも変
化し、その電力バス金属は金属３１及び３７に類似す
る。尚、電力バス３９及び４０が、電力を個々の層及び
パッケージの上方表面に供給するために好都合な手段で
あることに注意されたい。この分野の当業者は、他の電
力分配手段も利用し得ることも理解するであろう。

【００４１】この時点で、例えば基板の端面からのワイ
ヤ・ボンディングによってパッケージの次のレベル（す
なわちボードまたはカード）に接続し得るように設定さ
れたパッケージが得られる。

【００４２】Ｅ２．構造 半導体パッケージ構造体の好適な実施例は、図１、図１
４及び図１５を参照することにより最も良く理解され
る。図１４は、図１に示す半導体パッケージの内部領域
の断面図をあらわす。図１５は、半導体パッケージの一
部分を示し、可能な限り明瞭な様式で、各層を図示する
ため反転されている。図１５は概念的な図であって、厳
密に図１及び図１４のとおりの物理的構造を表している
訳ではない。図１５の主な目的は、３次元的電力平面の
実例を示し、さらにその電気的な利点を実証することに
ある。

【００４３】図１及び図１４を参照して、好適な実施例
の特定の構造を説明する。これらの図において、研磨さ
れた表面をもつ基板１が、集積回路チップ・パッケージ
構造体の基体（ベース）として使用される。この基板の
厚さは約１０〜４０ミル（０．２５４〜１．０１６ｍ
ｍ）の範囲にある。基板１は、なめらかな、あるいは研
磨された表面をもつ任意の材料、例えばシリコン・カー
バイド、窒化シリコンまたはセラミックなどの絶縁材
料、半導体材料、あるいは熱膨張率の小さい金属または
合金から成っていてもよい。好適な態様においては、そ
の基板は、集積回路を製造するために使用されるシリコ
ン、砒化ガリウムまたは他の半導体材料からなる。これ
により、チップと基板１の間に熱膨張率の一致がはから
れる。尚、他の材料も使用できるけれども、この好適な
実施例はシリコン基板をもつものとして説明する。シリ
コン基板１と後で付着される他の任意の金属層の間には
２酸化シリコン、窒化シリコン、ガラス、水晶または他
の適当な絶縁材料からなるパシベーション層２が存在す
る。符号３は、パッケージ中の第１の基準平面をあらわ
す。この基準平面は、アルミニウム、銅または容易に付
着される他の導電材料から成るが、特に好適であるのは
銅である。というのは、銅は、導電的特性にすぐれてい
て、付着が容易だからである。基準平面３の厚さは約１
〜１５μｍ、好適には２〜５μｍである。尚、図１にお
いて、基準平面３が、電力バス３９の最下層としての役
割も果たすことに注意されたい。基準平面３と電力バス
３９は同一電圧レベルにあり、その電圧レベルのための
基準平面と、パッケージ全体に亘るその電圧レベルのた
めの分布手段を与える。例えば、典型的なＣＭＯＳ適用
技術の場合、この電圧レベルは５ボルトである。

【００４４】好適にはポリイミドからなる絶縁層４は、
約５〜１５μｍ、好適には４〜６μｍに亘って存在す
る。ポリイミドは、そのすぐれた誘電的特性と、現在の
技術レベルで容易に付着し得るという事実を理由として
使用されている。

【００４５】図１を参照すると、電力バス３９は好適に
は基板の周辺に存在し、絶縁層４の他の箇所には金属層
が付着されていないことに注意されたい。この電力バス
は最終的に基準平面３に電圧を供給する。ポリイミド４
の表面はシリル化された表面である。このシリル化され
た表面は、図３において、参照番号５で示され、その目
的は、後の金属層が付着されパターン化されるときにエ
ッチング障壁として働くとともに、ポリイミド絶縁層の
大部分の誘電体特性を維持することにより処理を容易に
することにある。

【００４６】図１及び図１４に示されているように、平
面１０は、導電材料８、好適には銅の薄膜メタラージか
らなり、平面１０はポリイミド材料７で充填された領域
をもち個別化されている。

【００４７】ポリイミド領域７は、好適には、後で形成
される幅広い信号ライン１９の直下の領域に配置されて
いる。５μｍ幅のラインが主であるパッケージにおいて
は、これらの幅広い信号ラインは、結線ラインがパッケ
ージ中で走行しなくてはならない距離に応じて約１５〜
３０μｍ幅であり、すなわちその距離が長い程、そのラ
イン幅が広くなくてはならない。ポリイミド領域７と、
その同一の層に配置されるメタラージ８が個別化された
基準平面１０をなす。この平面はある特定の電圧レベル
にあってもよく、あるいは基準平面３と同様アース・レ
ベルにあってもよい。パッケージ中にあってアース・レ
ベルまたは他の電圧レベルであり得る平面３は、幅広い
信号ライン１９の下方の基準平面である。領域７におい
て信号ライン１９と基準平面３の間に絶縁体を追加する
ことにより、これらの金属領域の間のキャパシタンスが
低減され、以てパッケージの性能が向上される。

【００４８】個別化された基準平面１０は、幅広い信号
ラインが後の層上に存在する箇所に開口を形成され、そ
の開口をポリイミド７で充填されてなる。それは、下方
の金属レベルと結合してキャパシタンスの増大という問
題をひき起こすのがこの幅の広い信号ラインだからであ
る。個別化された基準平面１０の目的は、第１の結線層
上の幅広いラインと、下方の基準平面３の間のキャパシ
タンスの影響を最小限に抑えることにある。ライン１９
と金属３の間の誘電体領域は、約１５〜３０μｍに等し
い。この誘電体領域は、図１及び図１４において番号１
３によって表されている。尚、もしそのような個別化が
存在しないなら、幅広い信号ラインと、最も近い金属レ
ベルの間の距離が約５μｍ、すなわちポリイミド領域１
１の幅になることに注意されたい。この個別化された基
準平面は、このように、幅広いラインに対する高いイン
ピーダンスを維持することを可能ならしめす。このこと
は、幅広いラインが、結線平面上で長い距離延長されて
形成されているがゆえに必要とされる。有害なキャパシ
タンスの影響を受けることなくラインを幅広にすること
を可能ならしめることによって、適正な電流をこの幅広
いライン上で流すことができるようにインピーダンスを
十分高く保つことが可能となる。これによりパッケージ
中でインピーダンスの一致がはかられ、有害なキャパシ
タンスの影響が最小限に抑えられる。

【００４９】ポリイミド層１１は導電バイア９を有す
る。このバイアの目的は、個別化された平面１０から、
２つの信号ラインが直接隣り合わないような様式でアー
スまたは電力ラインが信号ライン間に介在配置（inters
perse）される第１の結線レベルへ電圧を伝えることで
ある。導電バイア９は、平面１０から、この介在配置さ
れた平面上の同一電圧の適当な結線位置へ電圧を伝達す
る。この実施例の介在配置された平面は、部分的に層３
と同一電圧レベルにあるラインからなる。この特定の電
圧は適用例に依存する。電力ラインは参照番号１６によ
って表されている。基準平面１０と同一電圧レベルにあ
るライン１７は、信号ライン１９及び２０と共面的であ
る。すべての信号ライン１９、２０は、少なくとも１つ
の電力ライン１６、またはパッケージが適用される特定
の適用技術に応じて動作電圧またはアース電圧にあるラ
イン１６及び１７によって互いに分離される。これによ
り信号ライン間の混線が最小限に抑えられる。典型的な
信号と電力ラインの幅は３〜５μｍの範囲にあり、これ
によりきわめて密な結線構造が与えられる。実際、この
パッケージの結線の２つのレベルは、同一寸法の多層セ
ラミック・パッケージの３０〜４０層と同一の密度を与
え得る。長い接続ラインが必要であり、大きいＤＣ電流
により低抵抗ラインが必要とされる場合、その信号ライ
ンは幅を拡張される（すなわち、典型的には１０〜３０
μｍ）が、個別化された基準平面１０によりその単位長
さあたりのキャパシタンスと特性インピーダンスは一定
に維持される。

【００５０】サイズが比較的小さいことにより、この層
上の信号ラインは、他のタイプのパッケージに比較して
比較的抵抗が大きい。解析によれば、これらのラインの
抵抗的特性は、多重入力（multi-incident）スイッチン
グ回路網を１次入力（firstincident）スイッチング回
路網に変形することにより伝播遅延時間を低減すること
にきわめて有効であることが分かった。また、特に、非
整合（unterminated）ドライバとレシーバの適用技術
（すなわちＣＭＯＳ）において、慣用的なセラミック・
パッケージよりも利益が３０パーセントも向上すること
が見てとれた。図１６及び図１７はこれらの遅延の利点
を示すグラフであり、後の作用に関する章で詳しく説明
する。

【００５１】図１を参照すると、電力バス４０は第２の
電圧レベル、すなわちこの実施例では個別化された平面
１０の金属層８に供給される電圧レベルを与える。個別
化された平面１０の金属層を含む金属層８は、電力バス
４０の下方レベルを形成する。このパッケージ構造の適
切な基準平面と電力ラインに電力を供給するためには、
双対的な電力バス３９及び４０が好適な実施例である。
この第１の結線レベル上のライン、すなわちライン１
６、１７、１９、２０はすべて互いに平行である。好適
な態様においては、これらのラインはデカルト座標のＸ
方向に走行する。しかし、この技術分野の当業者なら、
それらが互いにほぼ平行に走行する限り任意の方向に走
行してよいことを理解するであろう。また、図５におい
て最もよく見てとれることであるが、幅広いライン１９
が存在する場合、その直下の個別化された基準平面中に
絶縁体が存在することに注意されたい。これにより、厚
い誘電体の存在が可能ならしめられ、以て、前述のよう
にキャパシタンスの低減がはかられる。この第１の結線
レベル上のライン間には好適にはポリイミド２１である
絶縁体が存在し、ポリイミド２１はまた、この第１レベ
ルの結線と後のレベルの結線の間にも存在する。バイア
２２は、第１及び第２の結線層を相互接続する。これら
のバイアは、典型的には結線層と同一タイプ、すなわち
銅からなる薄膜メタラージである。好適な態様において
は、これらのバイアは段付導電バイアである。段付導電
バイア１４の正確な形状は図７及び図９を参照すること
により説明する。段付導電バイア１４は、結線レベル間
に相互接続を形成することを最小の数の金属化工程によ
り実施することを可能ならしめ、以て絶縁体２１のピン
・ホール及び欠陥領域を低減するがゆえに歩どまりを向
上させるという利点を与える。また段付導電バイアは、
結線平面間に、きわめて重要な平坦化された表面を形成
することを容易にする。平坦化された表面が重要である
理由は、これらの平面上のラインは典型的には薄膜ライ
ンである、もしそれらの薄膜ラインが形成される表面が
平坦でないなら電気的性能に悪い影響が及ぼされるから
である。各々の段付導電バイア１４は誘電体マウンド１
３とその上に付着された金属１５から成る。アース、電
力及び信号共面ライン（すなわちライン１６、１７、１
９、２０）の第１の層上には、次のレベルのパターン化
された金属層が、慣用的なバイア２２または段付導電バ
イア１４によって接続される。好適な態様においては、
このパターン化された金属層の次のレベルは、第１のレ
ベルに形成されたラインとは垂直方向に走行するライン
を有する。すなわち、もし第１のレベルのラインがＸ方
向に走行するなら、ライン２３および２４はデカルト座
標のＹ方向に走行することになる。図１及び図１４に図
示されるように、ライン２４は、慣用的なバイア１４、
または好適には段付導電バイア１４によって信号ライン
２０に接続された信号ラインであり、ライン２３は、金
属層のＸレベルから電力ライン１７に接続された電力ラ
インである。Ｘ方向結線平面上の同一電圧レベル（すな
わち、電圧レベル１）の電力ラインのほとんどすべて
は、Ｙ結線平面上の同一電圧レベル（すなわち、やはり
電圧レベル１）の電圧ラインのほとんどすべてと接続さ
れている。他の電圧レベルの電圧ラインもまた同様に相
互接続されている。このことは図１５を参照することに
より最も良く見てとれる。すなわち、図１５は、そこで
利用されている電力分配システムのため可能となる重要
な電気的性能の利点をもたらす構造的構成を表す。図１
５において、指定された電圧にあるＸレベル金属層から
の各電力ライン、すなわちライン１６がＹレベル金属化
層上の対応する電圧の各ライン、すなわちライン１８に
相互接続されている。また、Ｘ結線層の第２の電圧の各
ライン、すなわちライン１７が、Ｙ結線層上の同一電圧
の各ライン、すなわちライン２３に相互接続されてい
る。Ｙ結線レベル上では、金属ライン間にポリイミド絶
縁層（図８参照）が存在する。こうして２つの電力平面
が形成され、その各々は本質的に３次元的であって、Ｘ
レベル上の電力ラインと、Ｙレベル上の電力ラインと、
それらの間の相互接続からなる。

【００５２】図１は、これらの２つの平面の間の実際の
相互接続を表し、一方、その構成については図１５に示
されている。電力バス３９及び４０は、パッケージの層
に対する好適な電力の源であるが、この分野の当業者は
代替的な手段も利用可能であることを理解するであろ
う。尚、Ｘ層とＹ層上の同一電力ラインを相互接続する
他に、信号ラインのうちのいくつかも接続されることに
注意されたい。例えば、Ｘ層上の信号ライン２０とＹ層
上の信号ライン２４とは相互接続されている。

【００５３】層Ｘから層Ｙに向かうバイアのシステムを
介して接続された電力ラインが、典型的には３次元的に
交絡した正方形の網目からなる平面を形成し、その交絡
した正方形の網目の平面は、インダクタンスと抵抗率が
きわめて低く、チップから端を発した任意の信号に帰還
経路を与える。それゆえ、それらは非常に望ましい電気
的特性を有する。そのことは、後の作用を説明する章で
明確に実証される。電気的特性をさらに向上するため
に、このパッケージ・モジュールの表面上、または基板
中にデカップリング（減結合）キャパシタを組み込む
か、または基板１自体を適切にドーピングすることによ
りデカップリング・キャパシタを設けてもよい。

【００５４】Ｙ結線層上にはポリイミドからなる別の層
である、層２７がある。層２７は、ポリイミドまたは他
の誘電材料、すなわち石英などから成っていてもよい。
層２７の表面とその中に存在するメタラージ３０、３１
は、基板のテストを支援するために使用することのでき
るテスト用金属である。この金属は典型的には結線と同
一タイプの薄膜メタラージ、すなわち銅である。構造３
２は、設計変更及び補修用結線の格子であり、パッケー
ジ中の欠陥を修理し、または任意の必要な設計変更を行
うために、フォトリソグラフィを用いて切断され経路変
更されて、再接続される。この全体的な結線構造は、す
べての格子の交点で短絡している薄膜金属ラインの格子
からなる。この格子構造はパッケージ中の最も上方のパ
ターン化された導電層の上方に配置され、これにより、
設計変更または補修が必要となった場合に選択的に経路
変更を行うために格子のラインにアクセスすることがで
きる。

【００５５】金属３５、３７は、現在の多層セラミック
適用技術においてはんだボール接合を形成するために使
用されているクロム／銅／金のボール制限メタラージ層
である。はんだボール接合３８は、チップとの相互接続
機構を形成するための好適な手段である。尚、使用され
る典型的なはんだボール接合３８は、米国特許第３４９
５１３３号に開示されている。

【００５６】この分野の当業者なら、本発明のパッケー
ジ構造が、図示されているのとは異なる特定の構造をも
とり得ることを理解するであろう。例えば、もし米国特
許第３４９５１３３号に開示されているはんだボール接
合以外のチップ接続手段が使用され、あるいはモジュー
ルのテストが要望されないならば、金属層３０、３１、
３７、３８が必要ではないかもしれない。同様に、接続
経路変更などの適用性が要望されないなら、設計変更及
び補修ライン３２は省略できる。

【００５７】チップが取り付けられた後は、完成された
パッケージが次のレベルのパッケージ（すなわち、ボー
ドまたはカード）に接続される。これらの接続は、ワイ
ヤ・ボンディング、タブなどの慣用的な手段により行う
ことができる。例えば、外部電力源からの電力は、その
外部電力源と、電力バス４０及び３９の上方表面に露出
された金属領域４１及び４２との間に接続を形成するこ
とによってパッケージの電力バス構造３９及び４０に導
入することができる。信号ラインは、慣用的な周辺付属
装置によってパッケージの外部に接続することができ
る。

【００５８】Ｅ３．作用 本発明のパッケージ構造体は従来のパッケージ構造体に
対して明確な性能上の利点を有する。それらの利点は次
のとおりである。

【００５９】すなわち、電力の分配は、２つの結線層か
らの同一電圧レベルの電力ラインが、図１５に概念的に
示すように互いに接合されてなる３次元的電力平面によ
って向上される。もしパッケージ化された結線層の各々
が、それぞれＸ及びＹ方向に走行する互いに垂直の結線
ラインをもつなら、結果として得られる３次元電力平面
は、３次元状の正方形の網目状の平面となろう。尚、他
の幾何学的形状も可能である。これらの３次元平面は、
パッケージ中の電力分配を向上させる。この電力分配は
典型的には次の通りである。すなわち、電力は複数の接
続を介して典型的には基板上の双対バス３９及び４０に
入力される。これらのバスは、めいめいの３次元電力分
配ネットワークに接続されている。この構造は非常にイ
ンダクタンスと抵抗率の電力分配を可能ならしめ、Ｘ及
びＹ電力平面の内部接続は、チップによって要求される
とき複数の電流経路を与える。パッケージ中にデカップ
リング・キャパシタを組み込むことより、低インダクタ
ンス電力分配が２０〜５０ｐＨ（ピコ・ヘンリー）範囲
にあり、これは、パッケージ・インダクタンスが典型的
には２００ｐＨの範囲にある、デカップリング・キャパ
シタを組み込んだ多層セラミック・パッケージに対する
主な改善である。また、これらの３次元平面の個々の電
力ラインがこれらの平面上で信号ラインに近接している
という事実は、即時的復帰電流経路を与え、さらに有効
インダクタンスを低下させることになる。そして、信号
ラインは電力ラインと介在配置（intersperse）されて
いるので、信号ライン間の混線はきわめて小さい。なぜ
なら、介在する電力ラインがきわめて有効なシールドと
なるからである。それゆえ、システム全体の結合ノイズ
は、今まで知られているどのようなパッケージよりも低
いオーダーにある。例えば、典型的なＣＭＯＳタイプの
多層セラミック・パッケージにおける飽和結合ノイズは
０．５〜１ボルトの範囲にあるが、本発明のパッケージ
の場合、結合ノイズは約０．０４ボルトである。さら
に、小さい寸法の金属ラインに関して本質的である信号
ラインの高い抵抗率は、ほとんどの非整合（unterminat
ed）ドライバとレシーバの適用技術（すなわちＣＭＯ
Ｓ）の遅延特性を支援する。すなわち、その高い抵抗率
は反射を低減し以て１次入力スイッチング特性を生じさ
せる。本願発明者らの計算によれば、１次入力スイッチ
ングは、パッケージの遅延特性を、多層セラミック・パ
ッケージよりも３０パーセント程度低減させることが分
かった。

【００６０】このシリコン基板パッケージにおけるライ
ン（線路）の抵抗率は２〜１８オーム／ｃｍの範囲にあ
る。これは、他のパッケージに比較してかなり高い値で
あり、例えば、多層セラミックにおいては、ラインの抵
抗率は約３０ミリオーム／ｃｍである。多重入力スイッ
チングが主要であるほとんどの適用例においては、高い
抵抗率が反射を低減し、１次入力スイッチを効果的に実
行するので、伝送速度が高まる。

【００６１】本発明のパッケージの伝送速度の向上は図
１６及び図１７に示した曲線から明らかである。すなわ
ち、それらの図は、多層セラミック・パッケージ上にパ
ッケージされたＣＭＯＳチップのスイッチング速度と、
本発明のパッケージ上にパッケージされたＣＭＯＳチッ
プのスイッチング速度をそれぞれ示している。図１６を
参照すると、参照番号４２は多重セラミック・パッケー
ジの場合のチップ・ドライバの電圧波形である。波形４
２の多くの下降及び不規則性は、ノイズ及びリンギング
を生じさせる反射を表す。参照番号４３は、チップ・レ
シーバがスイッチ・オンする時点を表す。参照番号４４
はドライバ入力信号を表す。そして、波形ライン４３及
び４４の間の距離が、必要なスイッチング時間を表す。

【００６２】図１７を参照すると、参照番号４５は、伝
送ラインのレシーバ末端で見たチップ・ドライバの電圧
波形である。参照番号４７レシーバがスイッチ・オンす
る時点を表し、参照番号４６はドライバ入力信号を表
す。このとき、波形ライン４６及び４７の間の距離（す
なわちスイッチング時間）は、多層セラミック・パッケ
ージの場合に図１６で必要とされるスイッチング時間よ
りもかなり小さいことに注意されたい。さらに、本発明
のパッケージにおいては、波形の下降、不規則性または
反射がない。多重セラミック・パッケージでなく本発明
のパッケージを使用することにより、平均的には、パッ
ケージの遅延が約３０％低減される。

【００６３】本発明のパッケージはまた、さまざまな手
段によりパッケージ全体のインピーダンス制御を行う。
すなわち、インピーダンスの変化は、信号ラインと電力
ラインの間の間隔を、その周期に影響を及ぼすことなく
変化させることにより達成される。また、図１４中のテ
スト用金属３０及び３１は、電力の分配を向上させるの
みならず、幅広いＸライン及び個別化されたアース平面
に関してなされたのと同様の方法でＹラインに対してイ
ンピーダンスを制御するために使用することができる。
ここで説明したパッケージの特徴的なインピーダンスは
約４５〜５５オームの範囲にある。たいていの部分でこ
のことは可能である。なぜなら、相互接続を形成するた
めに長い信号ラインが必要であり、それゆえ低抵抗信号
ラインが必要である場合、その信号ラインの幅が拡げら
れる。また、幅広い信号ライン１９が必要とされる箇所
の下方で好適には空乏化されている個別化された基準平
面１０は、その幅広い信号ライン１９に対して基準層３
が効率的にインピーダンス制御平面であるようになされ
ている。これにより、幅広い信号ライン１９と基準平面
３の間には厚い誘電領域３が与えられ、以てパッケージ
のキャパシタンスと反射を最小限に維持しつつインピー
ダンスの制御を行うことができる。

【００６４】尚、電気的なモデリング及び回路シミュレ
ーションによれば、低キャパシタンス・ラインを用いて
も、このパッケージにおいてチップ間の信号伝達速度が
実質的に影響を受けないことが分かった。

【００６５】

【発明の効果】以上説明したように、本発明によれば、
信号ラインのキャパシタンスが小さく、以て高速の信号
伝達が可能なパッケージ構造体が提供される。

【図面の簡単な説明】

【図１】一部を断面図で示す本発明のパッケージの斜視
図。

【図２】本発明のパッケージの製造段階を示す断面図。

【図３】本発明のパッケージの製造段階を示す断面図。

【図４】本発明のパッケージの製造段階を示す断面図。

【図５】本発明のパッケージの製造段階を示す断面図。

【図６】本発明のパッケージの製造段階を示す断面図。

【図７】本発明のパッケージの製造段階を示す断面図。

【図８】本発明のパッケージの製造段階を示す断面図。

【図９】本発明のパッケージの製造段階を示す断面図。

【図１０】本発明のパッケージの製造段階を示す断面
図。

【図１１】本発明のパッケージの製造段階を示す断面
図。

【図１２】本発明のパッケージの製造段階を示す断面
図。

【図１３】本発明のパッケージの製造段階を示す断面
図。

【図１４】本発明のパッケージの製造段階を示す断面
図。

【図１５】本発明のパッケージの３次元電力平面の図。

【図１６】標準的な多層セラミック・パッケージにおけ
る半導体デバイスのスイッチング動作を示す図。

【図１７】本発明のパッケージにおける半導体デバイス
のスイッチング動作を示す図である。

【符号の説明】

１ 基板 ３ 金属層 ４ ポリイミド ９ スタッド １４ 導電バイア １６ 電力ライン １７ アース・ライン １９ 信号ライン ２２ スタッド

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ペルワイツ・ニハル アメリカ合衆国ニューヨーク州ホープウエ ル・ジャンクション、デール・ロード、ア ール・デイ２番地 (72)発明者 ブルハン・オズマット アメリカ合衆国ニューヨーク州ピークスキ ル、スーザン・ドライブ・ボックス121、 アール・デイ３番地 (72)発明者 ヘンリー・ダイニル・シュナーマン アメリカ合衆国ニューヨーク州モンシー、 ダンヒル・レーン１番地 (72)発明者 アーサー・リチャード・ジンガー アメリカ合衆国ニューヨーク州ホワイト・ プレーンズ、アプト10ビー・ノース、レー ク・ストリート125番地

Claims (1)

【特許請求の範囲】
1. 【請求項１】基板と、 上記基板上に形成され、絶縁層と導電層とが交互に配置
   された多層構造であって、信号ラインを含むパターン化
   された導電層と電力またはアースのための基準導電層と
   が隣接して配置されている多層構造とを有し、 上記パターン化された導電層の信号ラインが所定の幅の
   第１の信号ラインと、これよりも幅広い第２の信号ライ
   ンとを含み、 上記第２の信号ラインと対向する領域に上記基準導電層
   が存在しないことを特徴とする集積回路チップ・パッケ
   ージ構造体。