JPH0235771A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH0235771A
JPH0235771A JP63186011A JP18601188A JPH0235771A JP H0235771 A JPH0235771 A JP H0235771A JP 63186011 A JP63186011 A JP 63186011A JP 18601188 A JP18601188 A JP 18601188A JP H0235771 A JPH0235771 A JP H0235771A
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JP
Japan
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conductor layer
memory cell
view
storage device
semiconductor storage
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Pending
Application number
JP63186011A
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English (en)
Inventor
Koji Kawada
浩二 川田
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NEC Corp
Original Assignee
NEC Corp
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Publication date
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Priority to US07/383,397 priority patent/US4962476A/en
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    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
    • H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
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    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
    • H10B12/377—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate having a storage electrode extension located over the transistor
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は半導体記憶装置に関する。
それぞれＡ−Ａ’、Ｂ−Ｂ’面における断面図である。
メモリセルは１個のスイッチングトランジスタと、１回
のコンデンサで構成される。本例では６がトランジスタ
のゲート、９，１０がそれぞれソース、トレインであり
、４のＷＥ　積Ｎ　％と、２のセル対極によってコンデ
ンサが形成されている。
ワード電極かオンすることにより、メモリセルの容量と
ヒツト線１が導通状態となり情報の書き込み・読み出し
が可能となる。
［発明か解決しようとする問題点コ 上述した従来の技術は、ビット線の間隔が狭くなるにつ
れて隣接するビット線からのノイズの影響を受けやすく
なり、特にセンス時においては、センスアンプの誤動作
の原因ともなるという欠点を有している。
［従来の技術］ 第３図に従来例を示す。第３図（ａ）はメモリセル部の
平面図であり、第３図（１）　）　、　　（ｃ　）は［
発明の従来技術に対する相違点］ 本発明はメモリセルに接続されるビット線とビット線の
間に層間絶縁膜を介して、メモリセルの容量の対極を構
成する導体層と同電位の導体層をヒツト線に沿って設置
するという相違点を有する。
［問題点を解決するための手段］ 本発明はメモリセルに接続されるヒツト線とビット線の
間に眉間絶縁膜を介して、メモリセルの容量の対極を構
成する導体層と同電位の導体層をヒツト線に沿って設置
しである。
［実施例コ 次に、本発明について実施例を通して説明する。
第１図（ａ）は第１実施例の平面図であり、第１図（ｂ
）、　　（ｃ）はそれぞれＡ−Ａ’、Ｂ−Ｂ’における
断面図である。メモリセルのスイッチングトランジスタ
は６（７）のワード線と、９（１１）、１０の不純物拡
散層で形成され、電荷の蓄積は３，４の蓄積電極と２の
対極導体層の間で行われる。第１図（ｂ）が本発明の特
徴を示す図面であるヒツト線ｌ、１′の間に、セル容置
の対極である２の導体層と同電位の導体層Ｃを形成して
いる。導体層Ｃの形成は、例えは導体層２を形成した後
、選択的にエピタキシャル成長させることによって可能
である。
第２図は本発明の第２実施例である。第２図（ａ）は本
実施例の平面図、第２図（ｂ）、　　（ｃ）はそれぞれ
Ａ−Ａ’　、Ｂ−Ｂ’の断面図である。
第１実施例との相違はメモリセルの容量を形成する導体
層３，４が基板内に設けられた溝内に埋め込まれている
点にある。本実施例の場合にも第１実施例と同じように
、ビット線間にセル対極と同電位の導体層を設けること
が可能である。
［発明の効果］ 以上説明したように本発明は隣接するビット線間に絶縁
膜を介してメモリセルの容量を形成する対極の導体層と
同型（立の導体層をビット線に沿って設置することここ
より、隣接するヒツト線からのノイズの影響を小さくし
、セル対極の導体層の電位のゆらぎに対しても強いメモ
リセルを提供てきる効果がある。
【図面の簡単な説明】
第１図（ａ）は本発明の第１実施例を示す平面図、第１
図（ｂ　）　、　　（ｃ　）は第１図（ａ）中のＡ−Ａ
’　　Ｂ−Ｂ’線に沿った断面構造をそれぞれ示す断面
図、第２図（ａ　）は本発明の第２実施例を示す平面図
、第２図（ｂ）、（Ｃ）は第２図（ａ）中のＡ−Ａ’Ｂ
Ｂ’線に沿った断面構造をそれぞれ示す断面図、第３図
（ａ）は従来例の平面図、第３図（ｂ）、（ｃ）は第３
図（ａ）中のＡ　−Ａ　’　　Ｂ　−Ｂ　’線に沿った
断面構造をそれぞれ示す断面図である。 １４．１５・・・・・・・・・層間膜。

Claims (1)

    【特許請求の範囲】
  1. スイッチング用の１つのトランジスタと、データ保持用
    の１つのコンデンサで構成されるメモリセルを有する半
    導体記憶装置において、データ保持用コンデンサの電荷
    蓄積を行う電極の対極を成す導体層と同電位の導体層が
    隣接する２本のビット線の間にビット線に沿って配置さ
    れていることを特徴とする半導体記憶装置。
JP63186011A 1988-07-26 1988-07-26 半導体記憶装置 Pending JPH0235771A (ja)

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JP63186011A JPH0235771A (ja) 1988-07-26 1988-07-26 半導体記憶装置
EP89113474A EP0352664A1 (en) 1988-07-26 1989-07-21 Semiconductor memory device having bit lines less liable to have influences of the adjacent bit lines
US07/383,397 US4962476A (en) 1988-07-26 1989-07-21 Semiconductor memory device having bit lines less liable to have influences of the adjacent bit lines

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