JPH05198770A - 半導体記憶装置とその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 決められた大きさの中で、より大きな電荷蓄
積領域を確保することで、高集積化に優れた半導体記憶
装置（ＤＲＡＭ）を実現する。 【構成】 スイッチング用素子３４の一方の電極３７ａ
に接続された柱状の電荷蓄積電極１０ａと、その最上部
から周辺に水平に延びた電荷蓄積電極層１０ｂと、この
電荷蓄積電極層の下にあり、柱状の電荷蓄積電極１０ａ
と一定の距離を隔てて水平に広がる別の１層以上の電荷
蓄積電極層５ａまたは５ｂとを有し、これらの電荷蓄積
電極層を電荷蓄積電極１１により周囲で電気的に接続し
てなる容量素子から成り、電荷蓄積電極上部が平坦とな
り、また各電荷蓄積層を周辺でつなぐため高容量が期待
できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、容量素子を有する半導
体記憶装置及びその製造方法に関するものである。

【０００２】

【従来の技術】近年、ダイナミック・ランダム・アクセ
ス・メモリ（ＤＲＡＭ）に代表される半導体記憶装置に
おいては、導電性膜となる多結晶シリコン膜を電荷蓄積
電極に用いる積層型のメモリセル構造が採用されている
が、素子の高集積化が進むにつれて十分な蓄積容量を得
るために電荷蓄積電極の増大させる様々な工夫がなされ
ている。その１つの方法として、電荷蓄積電極を三次元
構造として表面積を増大させる試みがある。その１例と
してフィン型に電荷蓄積電極を形成したものがある（T.
Ema et.al.:"3-Dimensional Stached Capacitor Cell f
or 16M and 64M DRAMs" アイイーテ゛ーエム タ゛イシ゛ェスト オフ゛ テクニカル
ヘ゜ーハ゜ース゛(IEDM Dig. of Tech. Papers)(1988)p.592参
照)。

【０００３】以下図面を参照しながら、上記した従来の
半導体記憶装置の一例について説明する。図３は従来の
積層容量型半導体記憶装置（ＤＲＡＭ）のメモリセルア
レーの要部断面図を示すものである。図３において、容
量素子は電荷蓄積電極（ストレージノード）３１ａ,３
１ｂと固定電位印加電極（セルプレート）３２と、これ
らの電極３１ａ,３１ｂ,３２に挟まれた容量絶縁膜３３
より構成され、電荷はこの容量素子に蓄えられる。また
３４はスイッチ用ＭＯＳＦＥＴであり、Ｓｉ基板８０の
表面に形成された不純物拡散領域３７、スイッチング用
ＭＯＳＦＥＴ３４のゲート電極となるワード線３５より
構成される。また３６はビット線である。 以上のよう
に構成された半導体装置において、スイッチング用ＭＯ
ＳＦＥＴ３４のゲート電極３５に印加された電圧によ
り、スイッチ用ＭＯＳＦＥＴ３４がオンし、ストレージ
ノード電極３１ａ,３１ｂに蓄積された電荷が不純物拡
散層３７とチャンネル領域を介してビット線３６に流
れ、情報の書き込み、読みだしを可能にする。

【０００４】また、この構造の製法を図４に示す工程断
面図により以下に説明する。まず、図４（ａ）に示すご
とく、シリコン基板８０上にスイッチングトランジスタ
のゲートであるワード線３５を形成し、ｎ⁺の活性領域
３７を形成してトランジスタを形成する。その上から図
４（ｂ）に示すごとく酸化シリコン膜３２を堆積する。
さらにその上に第１の酸化シリコン膜８４、第一の多結
晶シリコン膜３１ａ、第２の酸化シリコン膜８５を順次
堆積する。しかる後に図４（ｃ）に示すごとくコンタク
ト窓８を形成する。さらにその上から第２の多結晶シリ
コン膜３１ｂを堆積する。その後電荷蓄積電極部分にレ
ジストパターンを形成し、このレジストをマスクにまず
第２の多結晶シリコン膜３１ｂを除去した後、図４
（ｅ）に示すごとく第２の酸化シリコン膜８５をＨＦ系
のエッチング液で選択除去する。その後同様に第１の多
結晶シリコン膜３１ａ及び第１の酸化シリコン膜８４を
除去して、図４（ｆ）に示す様に電荷蓄積電極が形成さ
れる。その後電荷蓄積電極表面に誘電体膜３３を形成し
この誘電体膜３３を介してプレート電極３２を形成した
後、図４（ｇ）に示すごとくビット線３６を形成する。

【０００５】

【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、蓄積電極間の酸化シリコン膜を除去し蓄
積電極表面に誘電体膜３３及びプレート電極３２を形成
するため蓄積電極周辺に開口部を設ける必要がある。こ
のためその分だけ蓄積電極容量が減少するという問題を
有していた。

【０００６】また、電荷蓄積電極の最小間隔がレジスト
マスクの最小抜き寸法で律せられ、また蓄積電極の先端
部分が異方性エッチングによりシャープにエッチングさ
れるので、それぞれ蓄積電極を大きくとれない、先端部
での誘電膜耐圧が劣化するという問題点を有していた。

【０００７】本発明は上記問題点に鑑み、より大きな電
荷蓄積領域を確保し、誘電膜耐圧にも優れた蓄積電極を
有した半導体記憶装置を提供するものである。

【０００８】

【課題を解決するための手段】上記問題点を解決するた
めに本発明の半導体記憶装置は、スイッチング用素子の
一方の電極に接続された柱状の電荷蓄積電極と、その最
上部から周辺に水平に延びた電荷蓄積電極層と、この電
荷蓄積電極層の下にあり前記柱状の電荷蓄積電極と一定
の距離を隔てて水平に広がる別の１層以上の電荷蓄積電
極層とを有し、これらの電荷蓄積電極層を周囲で電気的
に接続してなる容量素子を備えたものである。

【０００９】また本発明の半導体記憶装置の製造方法
は、スイッチング素子を形成した半導体基板上に層間絶
縁膜、第１の絶縁膜層および第２の膜を順次被着する工
程と、第１の導電層と第３の膜を１回以上順次被着する
工程と、第４の膜を被着する工程と、前記第１の絶縁膜
層へ至るコンタクと窓を開口する工程と、等方性エッチ
ングにより前記第１の導電層のコンタクト窓に接した部
分を一定量除去する工程と、前記コンタクト窓を前記層
間絶縁膜を貫くまで再び開口する工程と、第５の絶縁膜
層を被着する工程と前記第４の膜をストッパーとして前
記第５の絶縁膜層を全面エッチバックして前記第５の絶
縁膜層を前記コンタクト窓の側壁の前記第１の絶縁膜層
より下の部分にのみ残し、少なくとも第１の絶縁膜層が
コンタクト窓に露出する工程と、第２の導電層を被着す
る工程と、前記コンタクト窓を含む容量素子領域を残す
ように他の周辺部分を前記第２の絶縁層に達するまで除
去する工程と、第３の導電層を被着する工程と、この第
３の導電層を全面エッチバックして前記容量素子領域の
外周部にのみ前記第３の導電層を残した後、前記第１の
絶縁膜をエッチングのストッパーとしてその上層部に残
る第２、第３、及び第５の膜を等方的に除去する工程と
を備えたものである。

【００１０】

【作用】本発明は上記した構成によって電荷蓄積電極上
部が平坦であり、また各電荷蓄積層を周辺でつなぐため
高容量が期待できると同時に電荷蓄積電極間隔をレジス
トの最小抜き寸法以上に狭くすることができる。さらに
蓄積電極端部が異方性エッチングによりエッチングされ
露出するシャープな面がなく誘電膜耐圧の劣化も起こら
ない。

【００１１】

【実施例】以下本発明の一実施例の半導体記憶装置につ
いて、図面を参照しながら説明する。図１は本発明の実
施例における半導体記憶装置のメモリセルアレーの要部
断面図を示すものである。

【００１２】図１において、１はシリコン基板、２は層
間絶縁膜、３４はスイッチング用ＭＯＳＦＥＴであり、
１０ａは柱状の電荷蓄積電極、１０ｂ,５ａ,５ｂは電荷
蓄積電極であり、蓄積電極５ａ,５ｂは柱状の電荷蓄積
電極１０ａと一定の距離を隔てて形成され、導電型の側
壁１１により周辺部で接続されている。また、電荷電極
１０ａはスイッチング用ＭＯＳＦＥＴ３４の片側の電極
３７ａに、もう一方の電極３７ｂにはビット線３６が接
続されている。３２はプレート電極、３３は容量絶縁膜
であり、蓄積電極５,１０,１１とプレート電極３２に挟
まれ容量素子を構成する。

【００１３】以上のように構成された半導体記憶装置に
ついて、以下図１を用いてその動作を説明する。記憶の
保持は蓄積電極５,１０,１１と容量量絶縁膜３３を介し
て形成されたプレート電極３２とで構成された容量素子
に蓄積電荷量の極性もしくは大小により行われる。ま
た、記憶の書換え、読みだしはスイチング用ＭＯＳＦＥ
Ｔ３４を介してビット線３６との間で行われる。

【００１４】以上のように本実施例によれば、立体化さ
れた蓄積電極５,１０,１１間への誘電体膜３３及びプレ
ート電極３２を形成するための開口部を、蓄積電極周辺
ではなくコンタクト窓近傍の狭い領域に形成し、蓄積電
極周辺は開口しないことにより、従来の蓄積電極に比べ
より大きな容量を確保することができる。即ち本発明の
ように周辺部をサイドフォール１１で接続した方が有利
である。

【００１５】ここで図５に示したようなルールで、従来
例で示した構造と、本発明の蓄積電極との表面積の比較
を行う。図中Ｆは、セル設計上の最小寸法である。セル
の基本単位５１は２.５Ｆ×５Ｆで、蓄積電極サイズ５
２は１.５Ｆ×４Ｆ、蓄積電極コンタクト５３は直径Ｆ
の円形とする。この図からも分かるように、蓄積電極の
内側に容量絶縁膜やプレート電極を形成するための開口
部は、蓄積電極の周辺部に設けるよりも、蓄積電極コン
タクト窓５３の周辺に設けた方が明らかに蓄積電極表面
積の低減を少なくできる。

【００１６】以上の条件に加え、蓄積電極（５、１０、
３１）の厚みはすべて５０ｎｍとし、各蓄積電極をつな
ぐサイドウォール１１の厚みも５０ｎｍとする。蓄積電
極の枚数は従来例に示したのと同様に、最上部を入れて
２枚とした。以上のようなルールで従来構造と本発明の
蓄積電極の面積を計算すると、それぞれ（２４−３π／
４）Ｆ²＋（２.９＋０.３π）Ｆ＋（０.０２＋０.００
５π）及び、（２４−３π／４）Ｆ＋（１.６５＋０.１
π）Ｆと表せる。この式を基に設計最小寸法Ｆを横軸
に、本発明の蓄積電極面積の従来例の蓄積電極に対する
比を示したのが図６である。０.３５ｕｍの設計最小寸
法では約２０％の容量増大となり、設計ルールの微細化
と共に優位性が増大する。

【００１７】以下、本発明の製造方法についてその実施
例を図面を参照しながら説明する。図２は本発明の半導
体記憶装置の容量電極部分の製造方法を示す工程断面図
である。まず、図２（ａ）に示すごとく、スイッチング
素子３４、ワード線３５、ビット線３６等を従来例で説
明したように形成されたシリコン基板１の表面に、ボロ
ン（Ｂ）及びリン（Ｐ）を含有した酸化シリコンから成
る層間絶縁膜２を４００ｎｍ堆積し後、窒素雰囲気中で
９００℃,２０分間の熱処理でこの層間膜２をいわゆる
メルトフローさせ表面を平坦化させる。この上に２０ｎ
ｍのシリコン窒化膜３、５０ｎｍのシリコン酸化膜４、
５０ｎｍのリン（Ｐ）を含有する多結晶シリコン膜（以
下ＤＰＳ膜と略す）５ａ、５０ｎｍのシリコン酸化膜６
ａを、再び５０ｎｍのＤＰＳ膜５ｂ、５０ｎｍのシリコ
ン酸化膜６ｂ、５０ｎｍのシリコン窒化膜７を順次堆積
する。

【００１８】次に、図２（ｂ）に示すように、全面にレ
ジストを塗布した後、ＫｒＦエキシマを光源とする写真
感光技術により基板上に形成されたスイッチング用ＭＯ
ＳＦＥＴ３４のビット線３６の接続されていない一方の
電極を見通す位置に１辺０.４μmの大きさで、レジスト
を除去する。このレジストをマスクにシリコン窒化膜
７、酸化シリコン膜６ｂ、ＤＰＳ膜５ｂ、シリコン酸化
膜６ａ、ＤＰＳ膜５ａ、シリコン酸化膜４を順次異方性
エッチング技術により除去し、コンタクト窓８を形成す
る。この後ＤＰＳ膜のみを５０ｎｍだけ等方性エッチン
グによりコンタクト窓８の内壁より後退させる。この部
分は、蓄積電極５ａ,５ｂ,１０,１１で囲まれた内壁部
に残されたシリコン酸化膜６ａ,６ｂを除去するための
開口部となる。

【００１９】次に図２（ｃ）に示すように、再びレジス
トをマスクにシリコン窒化膜３、酸化珪素膜２の順にス
イッチング素子に到達するまでコンタクト窓を異方性エ
ッチングにより開口し、その上に１２０ｎｍのシリコン
酸化膜９を高温被着させる。このとき図２（ｂ）でコン
タクト窓の側壁から５０ｎｍだけ後退させたＤＰＳ膜の
部分及びコンタクト窓の側壁にもこのシリコン酸化膜９
は被着しこれを埋めることができる（９ａ,９ｂ）。

【００２０】次に図２（ｄ）に示すように、このシリコ
ン酸化膜９を異方性エッチングによりエッチバックし、
コンタクト窓８の側壁にのみ残すようにする。この際、
窒化シリコン膜７がエッチングストッパーとして働く。
このときコンタクト窓８の側壁に残るシリコン酸化膜９
の壁（サイドウォール）の高さが、窒化珪素膜３より低
くなるまでエッチングする。この後最上部のシリコン窒
化膜７を除去し再びＤＰＳ膜１０を８０ｎｍ堆積し、全
面にレジストを塗布、先ほどと同様の方法で蓄積電極部
分の形状を残し蓄積電極間のレジストを除去する。この
ときレジストの抜き幅は、ホト工程に於ける最小抜き幅
である０.３５ｕｍとする。このレジストをマスクにＤ
ＰＳ膜１０、シリコン酸化膜６ｂ、ＤＰＳ膜５ｂ、シリ
コン酸化膜６ａ、ＤＰＳ膜５ａを順次異方性エッチング
により除去する。

【００２１】次に図２（ｅ）に示すように、レジストを
除去した後、再度ＤＰＳを７０ｎｍ堆積し、これを９０
ｎｍだけエッチバックし蓄積電極５ａ,５ｂ,１０を外周
部でＤＰＳ膜１１のサイドウォールで接続する。その
後、残った酸化シリコン膜４,６ａ,６ｂ、及び９ａ,９
ｂを除去し蓄積電極形状を完成する。この後は、従来例
と同様５ｎｍの窒化シリコン膜を堆積した後、酸素雰囲
気中で９００℃,１５分の酸化を行い１５０ｎｍのＤＰ
Ｓ膜を再び被着させこれをプレート電極３２とする。

【００２２】以上のように本実施例によれば、ＤＰＳ膜
５ａ,５ｂをコンタクト窓８から後退させた後、この部
分を埋めるために堆積した酸化シリコン膜９をコンタク
ト窓の側壁に残したことにより、電荷蓄積電極とビット
線、ワード線のショートを防ぐことができる。また、蓄
積電極をパターンニングする際、レジストの最小寸法で
パターンニングした上に、さらにサイドウォールによっ
てこの間隔を狭めたことで、セルアレー部のパターンが
非常に密なものとなり、この後の平坦化が容易になる。

【００２３】

【発明の効果】以上のように本発明によれば、立体化さ
れた蓄積電極間への誘電体膜及びプレート電極を形成す
るための開口部を蓄積電極周辺ではなくコンタクト窓近
傍の狭い領域に形成し、蓄積電極周辺は開口しないこと
により、従来の蓄積電極に比べより大きな容量を確保す
ることができる。また、以上説明した製法によりこの構
造を簡単で安定した方法で実現することができる。

【図面の簡単な説明】

【図１】本発明の実施例における半導体記憶装置のメモ
リ素子アレーの要部断面図

【図２】同実施例における製造方法を説明するための工
程断面図

【図３】従来例における半導体記憶装置のメモリ素子ア
レーの要部断面図

【図４】同従来例における製造方法を説明するための工
程断面図

【図５】設計最小寸法をＦとしたときの、蓄積電極・蓄
積電極コンタクトサイズの１例を示す図

【図６】本発明の蓄積電極と従来例の蓄積電極の蓄積電
極面積の比を示す図

【符号の説明】

１ シリコン基板 ２ 層間絶縁膜 ３ 窒化シリコン膜 ５ａ、５ｂ 電荷蓄積電極 １０、１１ 電荷蓄積電極 ３２ プレート電極 ３３ 誘電体層（容量絶縁膜） ３４ スイッチング用ＭＯＳＦＥＴ ３５ ワード線（ゲート電極） ３６ ビット線 ３７ 不純物拡散領域 ８１ 素子分離領域

───────────────────────────────────────────────────── フロントページの続き (72)発明者 日比 紀孝 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 小川 久 大阪府門真市大字門真1006番地 松下電器 産業株式会社内

Claims (3)

【特許請求の範囲】
1. 【請求項１】スイッチング用素子の一方の電極に接続さ
   れた柱状の電荷蓄積電極と、その最上部から周辺に水平
   に延びた電荷蓄積電極層と、この電荷蓄積電極層の下に
   あり前記柱状の電荷蓄積電極と一定の距離を隔てて水平
   に広がる別の１層以上の電荷蓄積電極層とを有し、これ
   らの電荷蓄積電極層を周囲で電気的に接続してなる容量
   素子を備えた半導体記憶装置。
2. 【請求項２】スイッチング素子を形成した半導体基板上
   に層間絶縁膜、第１の絶縁膜層および第２の膜を順次被
   着する工程と、第１の導電層と第３の膜を１回以上順次
   被着する工程と、第４の膜を被着する工程と、前記第１
   の絶縁膜層へ至るコンタクと窓を開口する工程と、等方
   性エッチングにより前記第１の導電層のコンタクト窓に
   接した部分を一定量除去する工程と、前記コンタクト窓
   を前記層間絶縁膜を貫くまで再び開口する工程と、第５
   の絶縁膜層を被着する工程と前記第４の膜をストッパー
   として前記第５の絶縁膜層を全面エッチバックして前記
   第５の絶縁膜層を前記コンタクト窓の側壁の前記第１の
   絶縁膜層より下の部分にのみ残し、少なくとも第１の絶
   縁膜層がコンタクト窓に露出する工程と、第２の導電層
   を被着する工程と、前記コンタクト窓を含む容量素子領
   域を残すように他の周辺部分を前記第２の絶縁層に達す
   るまで除去する工程と、第３の導電層を被着する工程
   と、この第３の導電層を全面エッチバックして前記容量
   素子領域の外周部にのみ前記第３の導電層を残した後、
   前記第１の絶縁膜をエッチングのストッパーとしてその
   上層部に残る第２、第３、及び第５の膜を等方的に除去
   する工程とを有することを特徴とする半導体記憶装置の
   製造方法。
3. 【請求項３】請求項２記載の第１の導電層および第２の
   導電層、第３の導電層が多結晶珪素、また第２の膜およ
   び第３の膜、第５の絶縁膜が酸化珪素であることを特徴
   とする半導体記憶装置の製造方法。