JPH05198771A - 二重リング形スタック型セル構造体の製造方法 - Google Patents

二重リング形スタック型セル構造体の製造方法

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JPH05198771A
JPH05198771A JP4170047A JP17004792A JPH05198771A JP H05198771 A JPH05198771 A JP H05198771A JP 4170047 A JP4170047 A JP 4170047A JP 17004792 A JP17004792 A JP 17004792A JP H05198771 A JPH05198771 A JP H05198771A
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cell
forming
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layer
dielectric
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Pierre Fazan
ピエール・ファザン
Hiang C Chan
ヒャン・シー・チャン
Charles H Dennison
チャールズ・エイチ・デニソン
Howard E Rhodes
ハワード・イー・ローズ
Yauh-Ching Liu
ヨウ・チン・リュウ
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Abstract

(57)【要約】 （修正有） 【目的】 本発明は、キャパシタプレートの表面積を従
来のスタック型キャパシタに比べて２００％ないしそれ
以上増加させることができる、ポリシリコン製の二重リ
ングを有する３次元ポリシリコン記憶ノードプレート
（９２）を提供することを目的とする。 【構成】 本発明の方法においては、従来のスタック型
キャパシタの製造方法を、二重リング形スタック型セル
（ＤＲＳＣ）と呼ぶ三次元スタック型キャパシタを製造
するために改良する。本発明におけるＤＲＳＣとは、Ｄ
ＲＡＭの製造プロセスにおいて使用されるキャパシタ記
憶セルのことである。ＤＲＳＣは、埋設接触子（５１）
を介して活性領域（２１）と接触する下層構造を中心と
する、二重リング形のポリシリコン製上層構造を含む。
ポリシリコン記憶ノード（９２）には、誘電体層（１０
１）を間に挟みながら、ポリシリコン層（１０２）を被
せ、ＤＲＳＣキャパシタを完成する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体回路メモリ装置
に係り、特に高密度のダイナミックランダムアクセスメ
モリ（ＤＲＡＭ）アレイに使用される三次元スタック型
（stacked)セルキャパシタに関する。
【０００２】
【従来の技術】ダイナミック半導体メモリ装置において
は、記憶ノードとなるキャパシタ・セルプレートが十分
な大きさを有し、寄生容量や回路の作動中に生ずるノイ
ズにかかわらず適量の電荷もしくは容量を保持できるこ
とが重要である。ところで、多くの半導体集積回路にお
いて、回路密度はかなりの率で上昇を続けている。この
ため、上述のように記憶ノードの容量を維持すること
は、ＤＲＡＭアレイの密度が将来世代のメモリ装置に向
けて増加を続けている限り重要となる。
【０００３】所望の容量を保持しながら記憶セルを稠密
に充填できるということは、もし拡張メモリアレイ装置
を間違いなく製造しようとするならば、半導体製造技術
にとって重要な要求となる。
【０００４】稠密に充填されたメモリ装置の中で記憶ノ
ードの大きさを維持・増大する一つの方法は、「スタッ
ク型記憶セル」を配置することである。このスタック型
記憶セルを利用する場合は、多結晶シリコン（以下「ポ
リシリコン」ともいう）等の導電体を、シリコンウエハ
のアクセス装置上に、二つのポリシリコンに挟まれる誘
電体層を含めて二層ないしそれ以上蒸着する。このよう
にして構成されたセルは、スタック型キャパシタセル
（ＳＴＣ;stacked capacitor cell)として知られてい
る。このようなセルは、キャパシタプレート用アクセス
装置上の空間を利用するもので、高い誘電率を有するプ
レート内（inter-plate;インタープレート）絶縁層に接
続して使用され、ソフトエラーの発生率（soft error r
ate;ＳＥＲ）が低いという利点を有する。
【０００５】
【発明が解決しようとする課題】しかしながら、記憶電
極領域がそのセル領域内に限定されるようになると、従
来のＳＴＣキャパシタでは、十分な記憶容量を得るのは
難しい。また、ＳＴＣキャパシタにおいては、一度絶縁
厚さが適量に定められると、ポリシリコン間の良好な絶
縁破壊特性を維持することが、大きな関心事となる。
【０００６】シンムラら「リング構造のスタック型キャ
パシタセル」，第２２回固体素子および材料に関する国
際会議要約，1990年，第833-836 頁(N. Shinmura, et a
l.,"A Stacked Capacitor Cell with Ring Structure,"
Extended Abstracts of the22nd International Confe
rence on Solid State Devices and Materials, 1990,
pp. 833-836) は、主電極の周りにリング構造を組み込
み、従来のＳＴＣの容量を効率的に２倍にした３次元ス
タック型キャパシタについて論じている。
【０００７】ここで、このリング構造とその製造仕様
は、上述の文献の第８３４頁にある第1(c)図ないし第1
(g)図に示してあるが、同じ頁の第1(a)図には、この記
憶電極の鳥瞰図を示してある。記憶ノードは、リング構
造体によって取り囲まれる主電極を構成する２つのポリ
シリコン層から形成される。キャパシタ誘電体フィルム
は、記憶ノード電極の全表面を取り巻き、また最上層キ
ャパシタセルを形成する第３のポリシリコン層で被覆さ
れて、記憶セルが完成される。この構造体は今日の技術
を用いて製造することができ、記憶容量を最大２００％
まで拡張することができる。しかしこの反面、このリン
グキャパシタ構造体は、製造プロセスにおいて、リング
構造体を２本の隣接するワード線およびディジット線の
間に正確に配置させることが要求される。
【０００８】そこで、本発明は、従来のスタック型キャ
パシタの製造工程に何らフォトリソグラフィー工程を追
加することなく、二重リング形３次元スタック型キャパ
シタセルを製造できる方法を提供することを目的とす
る。本発明によれば、キャパシタの底部プレート（記憶
ノードプレート）は、アクセストランジスタの活性領域
に接続される埋設接触子（ノード接触子）上の中心に配
置される。この埋設接触子は、本発明において選択する
プロセスによって定まる、自己配列型のものである。さ
らに本発明によれば、記憶ノードは、ノード接触子上に
正確に配列する必要はなく、現在のリソグラフィー技術
による解像度で、より小さいセル領域を製造することが
できる。
【０００９】
【課題を解決するための手段および作用】本発明は、高
密度・大容量ＤＲＡＭの製造プロセスにおいて、記憶セ
ルの表面積を最大にすることを目的とする。本発明にお
いては、既存のスタック型キャパシタの製造プロセス
を、本発明に係る三次元スタック型キャパシタ（以下
「二重リング形スタック型セル［ＤＲＳＣ;Double Ring
Stacked Cell]」と呼ぶ）を形成すべく改良する。ＤＲ
ＳＣとは、ＤＲＡＭに使用されるキャパシタ記憶セルの
ことであるが、当業者には、本発明に係る工程をＶＲＡ
Ｍその他のメモリセルの製造プロセスに組み込むことも
容易であろう。
【００１０】本発明においては、従来の方法を用いてシ
リコンウエハを用意した後、二つのポリシリコン中間接
続層を蒸着・パターニングし、ＤＲＳＣを製造する。こ
のポリシリコン層は、特定の領域において、記憶ノード
の埋設接触子の中心に位置する二重リング形の記憶ノー
ド構造体を形成する。この二重リング形ポリシリコン構
造体によれば、各記憶セルについてキャパシタプレート
の表面積が増加する。よって、このＤＲＳＣは、従来の
ＳＴＣセルに比べ、記憶ノードとして使用する面積を大
幅に拡大できるという利点を有する。
【００１１】
【実施例】本発明の方法は、添付の図１ないし図１２に
連続して示すように、高密度・大容量ＤＲＡＭの製造プ
ロセスにおいて、記憶セルの表面積を拡大することを目
的とするものである。
【００１２】シリコンウエハは、セルアレイの製造まで
に従来の方法で用意しておく。そこで以下に、本発明に
よるワード線、ディジット線およびキャパシタセルの製
造方法を説明する。
【００１３】各セルのキャパシタは、セル内で埋設接触
子と接触するが、このキャパシタは対応する埋設接触子
と整列して配置される。アレイ内の各活性領域は、厚い
フィールド酸化膜で互いに離隔され、各活性領域は、デ
ィジット線間に列（カラム；column）、また非ディジッ
ト線間に行（ロウ；row)の形で配置されるか、あるいは
単に垂直および水平方向に互いに平行に線状に配置され
る。活性領域は、用途に応じてドープ（添加）され、Ｎ
ＭＯＳもしくはＰＭＯＳ型の電界効果トランジスタとな
る活性ＭＯＳトランジスタを形成するために用いられ
る。
【００１４】図１は、ＤＲＳＣキャパシタのディジット
線１１、ワード線１２および記憶ノードプレート１３を
備えた主要な構造ブロックを含む、完成した多層メモリ
アレイの一部を示す平面図である。
【００１５】図２に示すように、ポリシリコン２２は、
これを覆うケイ化物２３および誘電体（酸化物もしくは
窒化物）２４とともに、ワード線１２を形成するようパ
ターン形成される。ケイ化物２３は、ケイ化タングステ
ン（WSi2）、ケイ化チタン（TiSi2 ）その他の類似ケイ
化物から選択される。ポリシリコン２２は、ケイ化物２
３と組み合わされてワード線１２用の導電体を形成する
よう、所定の導電型にドープされる。ワード線１２は、
誘電体スペーサ（これも酸化物もしくは窒化物）２６に
より、互いに、またその後形成される導電層と離隔され
る。ワード線１２は、ゲート酸化膜２５の薄膜もしくは
フィールド酸化膜２７の厚膜上に、ディジット線形成前
に蒸着しておく。活性領域２１は、シリコンウエハ２０
内に従来の方法によって所望の導電型にドープする。こ
うしてウエハ２０は、ワード線１２の上にこれと垂直に
走るディジット線を形成する用意ができたことになる。
【００１６】図３は、このメモリアレイに形成されたデ
ィジット線１１を示す。すでに形成されている活性領域
２１を、この後に形成されるディジット線１１と離隔す
るため、これまでの形状との整合性を有する誘電体層３
１が、ウエハ２０の表面上に蒸着される。そして、誘電
体層３１を貫通して、埋設ディジット線接触子が、所望
の位置で活性層２１にアクセスできるよう、この誘電体
層３１をエッチング、そしてパターン形成する（埋設デ
ィジット線接触子は図３においては見ることができな
い）。埋設ディジット線接触子を設置した後、ディジッ
ト線１１が、ポリシリコン３２、ケイ化物３３および誘
電体３４からなるパターン層からつくり上げられる。誘
電体３４は窒化物もしくは酸化物から形成されるが、整
合性のある層ができるよう、化学蒸着（ＣＶＤ）によっ
て蒸着するのが好ましい。ポリシリコン３２は、ケイ化
物３３と電気的に結合してディジット線１１用の導電体
として働くよう、予め所定の導電型にドープしておく。
ケイ化物３３は、ケイ化タングステン（WSi2）、ケイ化
チタン（TiSi2)その他の類似ケイ化物から選択される。
ディジット線１１は、ワード線１２（図２に示した）の
上にこれと垂直方向に横断して設けられ、しかもウエハ
２０の表面と一体になるため、ディジット線１１とワー
ド線１２の両方向に波打った形状の構造物ができる。そ
して、今度は第２番目の誘電体（窒化物もしくは酸化
物）が蒸着され、この誘電体の垂直誘電体スペーサ３５
を形成するための異方性エッチングが行われる。
【００１７】図４に示すように、ディジット線１１とこ
れに続いて形成されるスペーサは、好ましくはＣＶＤで
形成される厚い酸化膜４１で覆われる。そして、誘電体
層４１の蒸着に続いて、この誘電体層４１の形状と整合
性のある薄い窒化膜４２が蒸着される。ところで、もし
このプロセスが自己整列型の記憶ノード埋設接触子を組
み入れるならば、この窒化膜の代わりに薄い酸化膜が蒸
着される。もしそうでなくて厚い酸化膜を用いるとなる
と、後の異方性エッチングにより記憶ノード埋設接触子
５１と接触するための開口を形成するのにフォトレジス
トと適当なマスク（図６に示す）を使い、記憶ノード埋
設接触子を整列させる必要が生じる。
【００１８】図５および図７は、自己整列型埋設接触子
５１の製造工程を示す。埋設接触子５１は、フォトレジ
スト５２とともにシリコンウエハ２０の全表面を覆うこ
とによって、ディジット線１１に沿って整列する。そし
て適当なフォトマスクを使って異方性エッチングを施す
と、埋設接触子５１と通ずる開口を設けることができ
る。
【００１９】ここまでのプロセスは、従来のスタック型
キャパシタセルを備えたアレイの製造プロセスを踏襲し
たものである。しかし以後のプロセスは、本発明に係る
ＤＲＳＣ記憶キャパシタを備えたアレイ独特のものであ
る。
【００２０】以下に本発明の好ましい態様を、先の図４
および図６との関連において、図８〜図１２を参照して
説明する。ただし、本発明の方法において、自己配列型
記憶ノード埋設接触子（図５と図７に示した）を採用す
るときは、最終的な記憶ノードキャパシタは、自己配列
型記憶ノード埋設接触子を用いた点を除いて、図１２に
示したものと同様のものになる。
【００２１】図８に示すように、フォトレジスト５２
（図６参照）を除去した後、既存のウエハの形状と整合
性のある厚いポリシリコン層６１を蒸着し、このポリシ
リコン層６１を埋設接触子５１を介して活性領域２１と
接触させる。厚いポリシリコン層６１は、ついでエッチ
ングにより表面を平滑化する。そして、この後は、整合
性の厚い酸化膜６２を好ましくはＣＶＤにより蒸着す
る。酸化膜６２は、環状にパターン形成し、好ましくは
埋設接触子５１の直上に配置させる。ついで、薄い整合
性の窒化膜を蒸着し、さらに異方性エッチングを施して
窒化膜スペーサ６３を形成する。
【００２２】さて今度は図９に示すように、ポリシリコ
ン層６１にドライエッチングを施し、ポリシリコン層６
１を、後に個々の記憶ノードプレートとなるポリシリコ
ン構造体に分割する。この後、酸化膜６２（図８参照）
をエッチング除去し、パターン形成されたポリシリコン
層６１の両縁部に、環状の窒化膜スペーサ６３を垂直に
残留させる。
【００２３】つぎに図１０に示すように、ポリシリコン
膜８１を蒸着し、ポリシリコン層６１の全露出面に接合
しながら窒化膜スペーサ６３を包み込ませる。
【００２４】この後は図１１に示すように、ポリシリコ
ン膜８１の異方性エッチングを行い、ポリシリコン膜８
１から二重リング形のポリシリコンスペーサ９１を形成
する。ついで窒化膜スペーサ６３にウェットエッチング
を行い、窒化膜スペーサ６３窒化膜４２（図１０参照）
を除去する。ポリシリコンスペーサ９１とパターン形成
されたポリシリコン層６１は、所望の導電型（ｎ形また
はｐ形）にドーピングされ、二重リング形のポリシリコ
ン記憶ノードプレート９２（図１２参照）になる。この
図１１から分るように、ポリシリコンスペーサ９１がポ
リシリコン層６１から上方に延びる高さは、これ以前に
蒸着されパターン形成される酸化膜６２の厚さに依存す
る。
【００２５】最後に、図１２に示すように、このポリシ
リコン記憶ノードプレート９２と整合する窒化膜絶縁層
１０１を蒸着する。この窒化膜１０１は、ＤＲＳＣ用の
キャパシタ絶縁層として作用する。なお、この好ましい
態様においては、キャパシタ絶縁層として窒化膜１０１
を採用したが、Ta2O5 やSrTiO3など高い誘電率を有する
物質も使用できる。また、窒化膜やTa2O5 層はさらに酸
化することもできる。窒化膜１０１を蒸着した後は、整
合性のポリシリコン層１０２をブランケット蒸着する。
ポリシリコン層１０２は、活性領域２１に要求される導
電型に応じてｎ型もしくはｐ型にドーピングされる。こ
れで、ポリシリコン層１０２は、ＤＲＳＣ記憶キャパシ
タ最上層のポリシリコン・キャパシタ・セルプレートと
して機能することになり、またこのポリシリコン層１０
２はアレイ中の全ＤＲＳＣ記憶キャパシタに共通のセル
プレートにもなる。このＤＲＳＣキャパシタを製造する
ために用いたすべての整合性ポリシリコン層は、好まし
くはＣＶＤにより蒸着されるが、他の蒸着方法も整合性
の層が形成されるならば使用することができる。
【００２６】この態様によれば、ポリシリコン記憶ノー
ドプレート９２の特異な形（二重リング形）および、こ
のプレート９２上に展開する最上層キャパシタ・セルプ
レート１０２のおかげで、相当に広いキャパシタプレー
ト表面積が記憶ノードに確保される。こうなると、容量
は、主にキャパシタセルプレートの表面積によって決定
されるため、本発明に係る３次元二重リング形セル構造
の場合は、従来のＳＴＣキャパシタと比べ、ＳＴＣ記憶
セル用のスペースを増やさなくても、表面積が２００％
ないしそれ以上増える。そして、このように、所与の容
量に対して高密度の記憶ノードが実現されるため、より
小さな表面積のセルを実現することもできる。
【００２７】これまで、本発明は好ましい態様に従って
説明したが、当業者にとって容易な構造および方法につ
いての種々の変形も、本発明の引用形式の請求項から逸
脱しない範囲で本発明の中に含まれる。
【００２８】
【発明の効果】以上説明したように、本発明によれば、
高密度・大容量ＤＲＡＭの製造プロセスにおいて、記憶
セルの表面積を拡大する方法が提供される。また本発明
によれば、従来のスタック型キャパシタの製造工程にフ
ォトリソグラフィー工程を追加しなくても三次元スタッ
ク型キャパシタセルを製造できる。
【図面の簡単な説明】
【図１】ディジット線、ワード線および記憶キャパシタ
を示す、製造の中途におけるウエハの一部平面図。
【図２】図１のＡ−Ａ線断面図。
【図３】図１のＢ−Ｂ線断面図。
【図４】厚い整合性の酸化膜４１を蒸着・平滑化し、さ
らに薄い整合性の窒化膜４２を蒸着した後の図３のウエ
ハ部の断面図。
【図５】薄い整合性の酸化膜４１および薄い整合性の窒
化膜４２を蒸着した後の図３のウエハ部の断面図。
【図６】記憶ノード埋設接触子をエッチングによりパタ
ーン形成した後の図４のウエハの断面図。
【図７】記憶ノード埋設接触子をエッチングによりパタ
ーン形成した後の図５のウエハの断面図。
【図８】厚い酸化膜６２を蒸着・パターン形成し、さら
に薄い窒化膜の蒸着と窒化膜スペーサ６３のエッチング
を施した後の図６のウエハの断面図。
【図９】ポリシリコン層６１のドライエッチングと酸化
膜６２のウェットエッチングを施した後の図８のウエハ
の断面図。
【図１０】整合性のポリシリコン層を蒸着した後の図９
のウエハの断面図。
【図１１】ポリシリコン層８１の異方性エッチング、窒
化膜６３のウェットエッチングおよびポリシリコン層９
２へのドーピングを施した後の図１０のウエハの断面
図。
【図１２】整合性のセル誘電体１０１およびポリシリコ
ン層１０２をブランケット蒸着した後の図１１のウエハ
の断面図。
【符号の説明】
４１，４２ 第１のセル形成用誘電体層 ５１ 埋設接触子 ６１ 第１のセル形成用導電層 ６２ 第２のセル形成用誘電体層 ６３ 第３のセル形成用誘電体層 ８１ 第２のセル形成用導電層 ９２ 二重リング形記憶ノードプレート １０１ セル誘電体層 １０２ 第３のセル形成用導電層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヒャン・シー・チャン アメリカ合衆国、83706 アイダホ州、ボ イーズ、ジケラー・レーン ナンバー３ 3675 (72)発明者 チャールズ・エイチ・デニソン アメリカ合衆国、83709 アイダホ州、ボ イーズ、サンダー・マウンテン・ドライブ 7735 (72)発明者 ハワード・イー・ローズ アメリカ合衆国、83706 アイダホ州、ボ イーズ、イースト・リッジフィールド・ド ライブ 631 (72)発明者 ヨウ・チン・リュウ アメリカ合衆国、83704 アイダホ州、ボ イーズ、ウエスト・スーザン・ストリート 9226

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 シリコン基板（２０）上にＤＲＡＭアレ
    イを製造する方法であって、 平行なディジット線間のカラムと平行な非ディジット線
    間のロウの中に設けられる、複数の相互に分離された活
    性領域（２１）を形成する工程と、 各活性領域（２１）の表層にゲート絶縁層（２５）を形
    成する工程と、 前記アレイの表層に第１の導電層（２２，２３）を形成
    する工程と、 前記第１の導電層（２２，２３）上に第１の誘電体層
    （２４）を形成する工程と、 前記第１の導電層（２２，２３）および第１の誘電体層
    （２４）にマスクを施してエッチングし、前記ロウに沿
    って延びる複数の平行な導電ワード線（１２）を、それ
    ぞれが前記各活性領域（２１）内を横切り、かつ前記ゲ
    ート絶縁層（２５）のエッチング残留物によって各活性
    領域（２１）から離隔されるように形成する工程と、 前記パターン形成されたワード線（１２）壁に隣接して
    垂直誘電体スペーサ（２６）を形成する工程と、 前記活性領域（２１）内部の各ワード線（１２）の反対
    側に、所定の導電型にドープされたディジット線接合と
    記憶ノード接合を形成する工程と、 露出しているアレイ表層上に第２の誘電体層（３１）を
    形成する工程と、 前記活性領域（２１）における各ディジット線接合に第
    １の整列埋設接触領域を形成する工程と、 露出しているアレイ表層上に、前記第１の整列埋設接触
    領域において前記ディジット線接合に直接接触する第２
    の導電層（３２，３３）を形成する工程と、 前記第２の導電層（３２，３３）上に第３の誘電体層
    （３４）を形成する工程と、 前記第２の導電層（３２，３３）および第３の誘電体層
    （３４）にマスクを施してエッチングし、前記カラムに
    沿って延びる複数の平行な導電性ディジット線（１１）
    を、前記カラム内において各ディジット線接合と電気的
    に接触しながら、前記ワード線（１２）の上部にワード
    線（１２）とは垂直方向に延びることによって三次元波
    状構造物を形づくるように、形成する工程と、 前記ディジット線（１１）に隣接して第２の垂直誘電体
    スペーサ（３５）を蒸着・エッチングする工程と、 前記波状のアレイ表面に、第１および第２の型の誘電体
    材料を含む第１のセル形成用誘電体層（４１，４２）蒸
    着する工程と、 前記各活性領域（２１）内の各記憶ノード接合において
    第２の整列埋設接触領域（５１）を形成する工程と、 既存のウエハの形状に対応して波状をなす前記アレイ表
    面上に、前記第２の埋設接触領域（５１）において前記
    記憶ノード接合と接触する第１のセル形成用導電層（６
    １）を蒸着する工程と、 前記第１のセル形成用導電層（６１）をエッチングし、
    前記第１のセル形成用導電層（６１）の表面を平滑化す
    る工程と、 前記第１のセル形成用導電層（６１）の上に第２のセル
    形成用誘電体層（６２）を蒸着する工程と、 前記第２のセル形成用誘電体層（６２）にマスクを施し
    てエッチングし、前記第２の整列埋設接触子（５１）の
    直上に位置する、環状にパターン形成された誘電体層
    （６２）を形成する工程と、 前記環状にパターン形成された誘電体層（６２）および
    第１のセル形成用導電層（６１）の露出部上に、第３の
    セル形成用誘電体層（６３）を蒸着する工程と、 前記第３のセル形成用誘電体層（６３）をエッチング
    し、前記環状にパターン形成された誘電体層（６２）に
    隣接して誘電体スペーサ（６３）を形成しながら、前記
    第１のセル形成用導電層（６１）を再露出させる工程
    と、 前記環状にパターン形成された誘電体層（６２）をエッ
    チングし、前記第１のセル形成用導電層（６１）の上
    に、前記誘電体スペーサ（６３）を環状に残留させる工
    程と、 前記環状に残留した誘電体スペーサ（６３）を覆いなが
    ら、前記再露出した第１のセル形成用導電層（６１）の
    表面に接する第２のセル形成用導電層（８１）を蒸着す
    る工程と、 前記第２のセル形成用導電層（８１）にマスクを施して
    エッチングし、二重リング形記憶ノードプレート（９
    ２）を形成する工程と、 前記誘電体スペーサ（６３）と、前記第１のセル形成用
    誘電体層（４１，４２）のうちの前記第２の型の誘電体
    材料（４２）をエッチングする工程と、 前記記憶ノードプレート（９２）の全表面および前記ア
    レイの表面に、セル誘電体層（１０１）を蒸着する工程
    と、 前記セル誘電体層（１０１）の上に第３のセル形成用導
    電層（１０２）を蒸着し、全メモリアレイに共通のセル
    プレート（１０２）を形成する工程を含む方法。
  2. 【請求項２】 シリコン基板（２０）上に、活性領域
    （２１）、ワード線（１２）およびディジット線（１
    １）を有する記憶キャパシタを製造する方法であって、 前記シリコン基板（２０）の上に、既存の形状との整合
    性を有する、第１および第２の型の誘電体材料を含む第
    １のセル形成用誘電体層（４１，４２）蒸着する工程
    と、 整列埋設接触領域（５１）にマスクを施してエッチング
    し、所望の導電型にドープされた記憶ノード接合へのア
    クセルを可能にする工程と、 前記アレイの表面上に、これまでの形状との整合性を保
    ちながら、前記第２の埋設接触領域（５１）において前
    記記憶ノード接合と接触する第１のセル形成用導電層
    （６１）を蒸着する工程と、 前記第１のセル形成用導電層（６１）をエッチングし、
    前記第１のセル形成用導電層（６１）の表面を平滑化す
    る工程と、 前記第１のセル形成用導電層（６１）の上に第２のセル
    形成用誘電体層（６２）を蒸着する工程と、 前記第２のセル形成用誘電体層（６２）にマスクを施し
    てエッチングし、前記第２の整列埋設接触子（５１）の
    直上に位置する、環状にパターン形成された誘電体層
    （６２）を形成する工程と、 前記環状にパターン形成された誘電体層（６２）および
    第１のセル形成用導電層（６１）の露出部上に、第３の
    セル形成用誘電体層（６３）を蒸着する工程と、 前記第３のセル形成用誘電体層（６３）をエッチング
    し、前記環状にパターン形成された誘電体層（６２）に
    隣接して誘電体スペーサ（６３）を形成しながら、前記
    第１のセル形成用導電層（６１）を再露出させる工程
    と、 前記環状にパターン形成された誘電体層（６２）をエッ
    チングし、前記第１のセル形成用導電層（６１）の上
    に、前記誘電体スペーサ（６３）を環状に残留させる工
    程と、 前記環状に残留した誘電体スペーサ（６３）を覆いなが
    ら、前記再露出した第１のセル形成用導電層（６１）の
    表面に接する第２のセル形成用導電層（８１）を蒸着す
    る工程と、 前記第２のセル形成用導電層（８１）にマスクを施して
    エッチングし、二重リング形記憶ノードプレート（９
    ２）を形成する工程と、 前記環状にパターン形成された誘電体スペーサ（６３）
    と、前記第１のセル形成用誘電体層（４１，４２）のう
    ちの前記第２の型の誘電体材料（４２）をエッチングす
    る工程と、 前記記憶ノードプレート（９２）の全表面および前記ア
    レイの表面に、セル誘電体層（１０１）を蒸着する工程
    と、 前記セル誘電体層（１０１）の上に第３のセル形成用導
    電層（１０２）を蒸着し、全メモリアレイに共通のセル
    プレート（１０２）を形成する工程を含む方法。
  3. 【請求項３】 前記第１の導電層（２２，２３）および
    前記第２の導電層（３２，３３）は、ケイ化物層および
    ドープしたポリシリコン層を含む請求項１記載の方法。
  4. 【請求項４】 前記ケイ化物層（２２，２３）は、実質
    的にケイ化タングステンおよびケイ化チタンからなる群
    より選ばれる請求項３記載の方法。
  5. 【請求項５】 前記第１の誘電体層（２４）、第２の誘
    電体層（３１）、第３の誘電体層（３４）、前記第１の
    セル形成用誘電体層（４１，４２）、前記第２のセル形
    成用誘電体層（６２）、および前記第３のセル形成用誘
    電体層（６３）は、実質的に酸化物および窒化物からな
    る群より選ばれる請求項１記載の方法。
  6. 【請求項６】 前記第１のセル形成用誘電体層（４１，
    ４２）は、前記第１の型の誘電体材料用の厚い酸化膜お
    よび前記第２の型の誘電体材料用の薄い窒化膜を含む請
    求項１または２記載の方法。
  7. 【請求項７】 前記第１のセル形成用誘電体層（４１，
    ４２）は、厚い酸化膜および薄い窒化膜を含む請求項１
    または２記載の方法。
  8. 【請求項８】 前記第２のセル形成用誘電体層（６２）
    は酸化物である請求項１または２に記載の方法。
  9. 【請求項９】 前記第３のセル形成用誘電体層（６３）
    は窒化物である請求項１または２記載の方法。
  10. 【請求項１０】 前記第１および第２の埋設接触子は自
    己整列型である請求項１記載の方法。
  11. 【請求項１１】 前記第１の埋設接触子は自己整列型
    で、第２の埋設接触子はフォトマスク（５２）によって
    整列させられる請求項１記載の方法。
  12. 【請求項１２】 前記第１のセル形成用導電層（６
    １）、前記第２のセル形成用導電層（８１）、および前
    記第３のセル形成用導電層（１０２）は、ドープされた
    ポリシリコンである請求項１または２記載の方法。
  13. 【請求項１３】 前記ドープされたポリシリコンは化学
    蒸着によって蒸着される請求項１または２記載の方法。
  14. 【請求項１４】 前記誘電体層はすべて化学蒸着によっ
    て蒸着される請求項１または２記載の方法。
  15. 【請求項１５】 前記セル誘電体層（１０１）は実質的
    に窒化物、酸化窒化物、Ta2O5 、酸化したTa2O5 および
    SrTiO3からなる群より選ばれる請求項１または２記載の
    方法。
  16. 【請求項１６】 前記第１のセル形成用誘電体層（４
    １，４２）、前記第２のセル形成用誘電体層（６２）、
    および前記第３のセル形成用誘電体層（６３）は、実質
    的に酸化物および窒化物からなる群より選ばれる請求項
    ２記載の方法。
  17. 【請求項１７】 前記埋設接触子（５１）は自己整列型
    である請求項２記載の方法。
  18. 【請求項１８】 前記埋設接触子（５１）はフォトマス
    ク（５２）によって整列させられる請求項２記載の方
    法。
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