JPH05199210A - パスチェック回路 - Google Patents
パスチェック回路Info
- Publication number
- JPH05199210A JPH05199210A JP3155792A JP3155792A JPH05199210A JP H05199210 A JPH05199210 A JP H05199210A JP 3155792 A JP3155792 A JP 3155792A JP 3155792 A JP3155792 A JP 3155792A JP H05199210 A JPH05199210 A JP H05199210A
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- JP
- Japan
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- path
- data
- circuit
- pattern
- path pattern
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- Pending
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- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】
【目的】 正規のパスが選択されているかどうかを監視
可能とし、非選択系のパスに切替えても異常がないかど
うかを監視可能とする。 【構成】 パスパタン挿入回路１，２は夫々入力データ
101 において予め設定された位置の空いているデータ領
域に互いに異なる第１および第２のパスパタンを挿入す
る。パス選択信号制御回路３はパス選択信号105 と、パ
スパタン挿入回路１，２へのクロック信号およびデータ
先端信号とにしたがってパス選択制御信号106 を生成
し、パス選択回路４に出力する。パス選択回路４はパス
パタン挿入回路１，２各々からのパスデータ102 ，103
のうち一方をパス選択制御信号106 にしたがって選択し
て出力する。パスパタンチェック回路５はパス選択回路
４からの出力データ104 を第１のパスパタンまたは第２
のパスパタンと比較し、出力データ104 のパスパタンを
チェックする。
可能とし、非選択系のパスに切替えても異常がないかど
うかを監視可能とする。 【構成】 パスパタン挿入回路１，２は夫々入力データ
101 において予め設定された位置の空いているデータ領
域に互いに異なる第１および第２のパスパタンを挿入す
る。パス選択信号制御回路３はパス選択信号105 と、パ
スパタン挿入回路１，２へのクロック信号およびデータ
先端信号とにしたがってパス選択制御信号106 を生成
し、パス選択回路４に出力する。パス選択回路４はパス
パタン挿入回路１，２各々からのパスデータ102 ，103
のうち一方をパス選択制御信号106 にしたがって選択し
て出力する。パスパタンチェック回路５はパス選択回路
４からの出力データ104 を第１のパスパタンまたは第２
のパスパタンと比較し、出力データ104 のパスパタンを
チェックする。
Description
【０００１】
【技術分野】本発明はパスチェック回路に関し、特にデ
ィジタル通信装置におけるデータパスの冗長構成監視に
関する。
ィジタル通信装置におけるデータパスの冗長構成監視に
関する。
【０００２】
【従来技術】従来、冗長構成をとっている装置において
は、図３に示すように、入力データ201 に対してパスパ
タンを挿入したパスパタン挿入回路１１，１２各々から
のパスデータ202 ，203 のうち一方をパス選択回路１３
でパス選択信号205 にしたがって選択し、出力データ20
4 として出力している。
は、図３に示すように、入力データ201 に対してパスパ
タンを挿入したパスパタン挿入回路１１，１２各々から
のパスデータ202 ，203 のうち一方をパス選択回路１３
でパス選択信号205 にしたがって選択し、出力データ20
4 として出力している。
【０００３】パス選択回路１３からの出力データ204 は
パスチェック回路１４に入力され、パスチェック回路１
４によってパスパタン挿入回路１１，１２で挿入された
パスパタンのチェックが行われる。
パスチェック回路１４に入力され、パスチェック回路１
４によってパスパタン挿入回路１１，１２で挿入された
パスパタンのチェックが行われる。
【０００４】このような従来のパスチェック回路では、
パスパタン挿入回路１１，１２で夫々同じパスパタンを
挿入しているため、正規のパスがパス選択回路１３で選
択されているかどうか不明であるという問題がある。
パスパタン挿入回路１１，１２で夫々同じパスパタンを
挿入しているため、正規のパスがパス選択回路１３で選
択されているかどうか不明であるという問題がある。
【０００５】また、パス選択回路１３が一方のパスを選
択しているとき、他方のパスに切替えても問題ないかど
うかパス選択回路１３の切替部を監視することができな
いという問題がある。
択しているとき、他方のパスに切替えても問題ないかど
うかパス選択回路１３の切替部を監視することができな
いという問題がある。
【０００６】
【発明の目的】本発明は上記のような従来のものの問題
点を除去すべくなされたもので、正規のパスが選択され
ているかどうかを監視することができ、非選択系のパス
に切替えても異常がないかどうかを監視することができ
るパスチェック回路の提供を目的とする。
点を除去すべくなされたもので、正規のパスが選択され
ているかどうかを監視することができ、非選択系のパス
に切替えても異常がないかどうかを監視することができ
るパスチェック回路の提供を目的とする。
【０００７】
【発明の構成】本発明によるパスチェック回路は、入力
データの予め設定された位置に第１の所定パタンを挿入
する第１の挿入手段と、前記入力データの予め設定され
た位置に第２の所定パタンを挿入する第２の挿入手段
と、前記第１および第２の挿入手段の出力データのうち
一方を選択する選択手段と、前記入力データの予め設定
された位置で前記第１および第２の挿入手段の出力デー
タのうち他方を選択するよう前記選択手段を制御する制
御手段と、前記選択手段で選択された出力データに挿入
された所定パタンを前記第１および第２の所定パタンの
うち一方と比較する比較手段とを有することを特徴とす
る。
データの予め設定された位置に第１の所定パタンを挿入
する第１の挿入手段と、前記入力データの予め設定され
た位置に第２の所定パタンを挿入する第２の挿入手段
と、前記第１および第２の挿入手段の出力データのうち
一方を選択する選択手段と、前記入力データの予め設定
された位置で前記第１および第２の挿入手段の出力デー
タのうち他方を選択するよう前記選択手段を制御する制
御手段と、前記選択手段で選択された出力データに挿入
された所定パタンを前記第１および第２の所定パタンの
うち一方と比較する比較手段とを有することを特徴とす
る。
【０００８】
【実施例】次に、本発明の一実施例について図面を参照
して説明する。
して説明する。
【０００９】図１は本発明の一実施例の構成を示すブロ
ック図である。図において、パスパタン挿入回路１は入
力データ101 において予め設定された位置の空いている
データ領域に第１のパスパタンを挿入し、パスデータ10
2 をパス選択回路３に出力する。パスパタン挿入回路２
は入力データ101 において予め設定された位置の空いて
いるデータ領域に第１のパスパタンとは異なる第２のパ
スパタンを挿入し、パスデータ103 をパス選択回路４に
出力する。
ック図である。図において、パスパタン挿入回路１は入
力データ101 において予め設定された位置の空いている
データ領域に第１のパスパタンを挿入し、パスデータ10
2 をパス選択回路３に出力する。パスパタン挿入回路２
は入力データ101 において予め設定された位置の空いて
いるデータ領域に第１のパスパタンとは異なる第２のパ
スパタンを挿入し、パスデータ103 をパス選択回路４に
出力する。
【００１０】パス選択信号制御回路３はパスパタン挿入
回路１からのパスデータ102 とパスパタン挿入回路２か
らのパスデータ103 とのうち一方を選択するためのパス
選択信号105 と、パスパタン挿入回路１，２に共通に入
力されるクロック信号（図示せず）およびデータ先端信
号（図示せず）とにしたがってパス選択制御信号106を
生成してパス選択回路４に出力する。
回路１からのパスデータ102 とパスパタン挿入回路２か
らのパスデータ103 とのうち一方を選択するためのパス
選択信号105 と、パスパタン挿入回路１，２に共通に入
力されるクロック信号（図示せず）およびデータ先端信
号（図示せず）とにしたがってパス選択制御信号106を
生成してパス選択回路４に出力する。
【００１１】パス選択回路４はパスパタン挿入回路１，
２各々からのパスデータ102 ，103のうち一方をパス選
択信号制御回路３からのパス選択制御信号106 にしたが
って選択し、出力データ104 を出力する。パスパタンチ
ェック回路５はパス選択信号105 とパスパタン挿入回路
１，２へのクロック信号およびデータ先端信号とにした
がって、パス選択回路４からの出力データ104 を予め保
持した第１のパスパタンまたは第２のパスパタンと比較
し、出力データ104 のパスパタンをチェックする。
２各々からのパスデータ102 ，103のうち一方をパス選
択信号制御回路３からのパス選択制御信号106 にしたが
って選択し、出力データ104 を出力する。パスパタンチ
ェック回路５はパス選択信号105 とパスパタン挿入回路
１，２へのクロック信号およびデータ先端信号とにした
がって、パス選択回路４からの出力データ104 を予め保
持した第１のパスパタンまたは第２のパスパタンと比較
し、出力データ104 のパスパタンをチェックする。
【００１２】尚、パスパタン挿入回路１，２と、パス選
択信号制御回路３と、パスパタンチェック回路５とは夫
々共通に入力されるクロック信号に同期して動作してお
り、データ先端信号をカウントすることによって予め設
定された位置の空いているデータ領域を検出するように
なっている。
択信号制御回路３と、パスパタンチェック回路５とは夫
々共通に入力されるクロック信号に同期して動作してお
り、データ先端信号をカウントすることによって予め設
定された位置の空いているデータ領域を検出するように
なっている。
【００１３】図２は本発明の一実施例の動作を示すタイ
ムチャートである。これら図１および図２を用いて本発
明の一実施例の動作について説明する。
ムチャートである。これら図１および図２を用いて本発
明の一実施例の動作について説明する。
【００１４】入力データ101 の予め設定された位置に空
いているデータ領域が連続して配置されているときにパ
ス選択回路４の動作をチェックする場合、パスパタン挿
入回路１は入力データ101 の空きデータ領域をクロック
信号およびデータ先端信号によって検出する。パスパタ
ン挿入回路１は検出した入力データ101 の空きデータ領
域に予め設定された第１のパスパタンＡを挿入し、パス
データ102 をパス選択回路４に出力する。
いているデータ領域が連続して配置されているときにパ
ス選択回路４の動作をチェックする場合、パスパタン挿
入回路１は入力データ101 の空きデータ領域をクロック
信号およびデータ先端信号によって検出する。パスパタ
ン挿入回路１は検出した入力データ101 の空きデータ領
域に予め設定された第１のパスパタンＡを挿入し、パス
データ102 をパス選択回路４に出力する。
【００１５】一方、パスパタン挿入回路２も入力データ
101 の空きデータ領域をクロック信号およびデータ先端
信号によって検出する。パスパタン挿入回路２は検出し
た入力データ101 の空きデータ領域に第１のパスパタン
Ａとは異なる第２のパスパタンＢを挿入し、パスデータ
103 をパス選択回路４に出力する。
101 の空きデータ領域をクロック信号およびデータ先端
信号によって検出する。パスパタン挿入回路２は検出し
た入力データ101 の空きデータ領域に第１のパスパタン
Ａとは異なる第２のパスパタンＢを挿入し、パスデータ
103 をパス選択回路４に出力する。
【００１６】パス選択信号105 によってパスパタン挿入
回路１からのパスデータ102 が選択されている場合、パ
ス選択信号制御回路３はクロック信号およびデータ先端
信号とパス選択信号105 とをもとに、入力データ101 の
空きデータ領域のタイミングのときにパスパタン挿入回
路２からのパスデータ103 を選択するようパス選択制御
信号106 をパス選択回路４に出力する。
回路１からのパスデータ102 が選択されている場合、パ
ス選択信号制御回路３はクロック信号およびデータ先端
信号とパス選択信号105 とをもとに、入力データ101 の
空きデータ領域のタイミングのときにパスパタン挿入回
路２からのパスデータ103 を選択するようパス選択制御
信号106 をパス選択回路４に出力する。
【００１７】ここで、パス選択制御信号106 はパスパタ
ン挿入回路１のパスデータ102 を選択する場合にロウレ
ベルとなり、パスパタン挿入回路２のパスデータ103 を
選択する場合にハイレベルとなる。したがって、パスパ
タンＡが挿入されているタイミング（タイミング１）の
ときにロウレベルとなっているパス選択制御信号106
は、パスパタンＢが挿入されているタイミング（タイミ
ング２）のときにハイレベルとなるが、次のデータのタ
イミングではロウレベルに戻る。
ン挿入回路１のパスデータ102 を選択する場合にロウレ
ベルとなり、パスパタン挿入回路２のパスデータ103 を
選択する場合にハイレベルとなる。したがって、パスパ
タンＡが挿入されているタイミング（タイミング１）の
ときにロウレベルとなっているパス選択制御信号106
は、パスパタンＢが挿入されているタイミング（タイミ
ング２）のときにハイレベルとなるが、次のデータのタ
イミングではロウレベルに戻る。
【００１８】パス選択回路４はパス選択制御信号106 が
ハイレベルのときにパスパタン挿入回路１からのパスデ
ータ102 をパスパタン挿入回路２からのパスデータ103
に切替える。よって、パス選択回路４からの出力データ
104 にはパスパタンＡとパスパタンＢとが挿入されて出
力される。
ハイレベルのときにパスパタン挿入回路１からのパスデ
ータ102 をパスパタン挿入回路２からのパスデータ103
に切替える。よって、パス選択回路４からの出力データ
104 にはパスパタンＡとパスパタンＢとが挿入されて出
力される。
【００１９】パスパタンチェック回路５は入力データ10
1 の空きデータ領域のタイミングのときに最初に出力デ
ータ104 を予め保持したパスパタンＡと比較し、次にパ
スパタンＢと比較する。その結果、出力データ104 のパ
スパタンが夫々パスパタンＡ，Ｂと一致すると、パスパ
タンチェック回路５はパス選択回路４の選択動作を正常
と判定し、その旨を外部に通知する。
1 の空きデータ領域のタイミングのときに最初に出力デ
ータ104 を予め保持したパスパタンＡと比較し、次にパ
スパタンＢと比較する。その結果、出力データ104 のパ
スパタンが夫々パスパタンＡ，Ｂと一致すると、パスパ
タンチェック回路５はパス選択回路４の選択動作を正常
と判定し、その旨を外部に通知する。
【００２０】このように、パスパタン挿入回路１，２で
夫々異なるパスパタンＡ，Ｂを挿入し、入力データ101
の予め設定された位置でパスパタン挿入回路１，２各々
のパスデータ102 ，103 を切替えるようパス選択信号制
御回路３で制御するとともに、パスパタンチェック回路
５でパス選択回路４で選択された出力データ104 を予め
保持したパスパタンＡまたはパスパタンＢと比較するよ
うにすることによって、パス選択回路４が正規のパスを
選択しているかどうか、また非選択系のパスに切替えて
も異常がないかどうかを監視することができる。
夫々異なるパスパタンＡ，Ｂを挿入し、入力データ101
の予め設定された位置でパスパタン挿入回路１，２各々
のパスデータ102 ，103 を切替えるようパス選択信号制
御回路３で制御するとともに、パスパタンチェック回路
５でパス選択回路４で選択された出力データ104 を予め
保持したパスパタンＡまたはパスパタンＢと比較するよ
うにすることによって、パス選択回路４が正規のパスを
選択しているかどうか、また非選択系のパスに切替えて
も異常がないかどうかを監視することができる。
【００２１】
【発明の効果】以上説明したように本発明によれば、第
１および第２の挿入回路で夫々入力データの予め設定さ
れた位置に異なる第１および第２の所定パタンを挿入
し、これら第１および第２の所定パタンが挿入された位
置で第１および第２の挿入回路からの出力データのうち
現在選択されていない方の出力データを選択するよう制
御するとともに、選択された出力データに挿入された所
定パタンを第１および第２の所定パタンのうち一方と比
較することによって、正規のパスが選択されているかど
うかを監視することができ、非選択系のパスに切替えて
も異常がないかどうかを監視することができるという効
果がある。
１および第２の挿入回路で夫々入力データの予め設定さ
れた位置に異なる第１および第２の所定パタンを挿入
し、これら第１および第２の所定パタンが挿入された位
置で第１および第２の挿入回路からの出力データのうち
現在選択されていない方の出力データを選択するよう制
御するとともに、選択された出力データに挿入された所
定パタンを第１および第２の所定パタンのうち一方と比
較することによって、正規のパスが選択されているかど
うかを監視することができ、非選択系のパスに切替えて
も異常がないかどうかを監視することができるという効
果がある。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】本発明の一実施例の動作を示すタイムチャート
である。
である。
【図３】従来例の構成を示すブロック図である。
１，２ パスパタン挿入回路 ３ パス選択信号制御回路 ４ パス選択回路 ５ パスパタンチェック回路
Claims (1)
- 【請求項１】 入力データの予め設定された位置に第１
の所定パタンを挿入する第１の挿入手段と、前記入力デ
ータの予め設定された位置に第２の所定パタンを挿入す
る第２の挿入手段と、前記第１および第２の挿入手段の
出力データのうち一方を選択する選択手段と、前記入力
データの予め設定された位置で前記第１および第２の挿
入手段の出力データのうち他方を選択するよう前記選択
手段を制御する制御手段と、前記選択手段で選択された
出力データに挿入された所定パタンを前記第１および第
２の所定パタンのうち一方と比較する比較手段とを有す
ることを特徴とするパスチェック回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3155792A JPH05199210A (ja) | 1992-01-22 | 1992-01-22 | パスチェック回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3155792A JPH05199210A (ja) | 1992-01-22 | 1992-01-22 | パスチェック回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05199210A true JPH05199210A (ja) | 1993-08-06 |
Family
ID=12334484
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3155792A Pending JPH05199210A (ja) | 1992-01-22 | 1992-01-22 | パスチェック回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05199210A (ja) |
-
1992
- 1992-01-22 JP JP3155792A patent/JPH05199210A/ja active Pending
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