JPH0520025A - キヤリーセーブアダー - Google Patents
キヤリーセーブアダーInfo
- Publication number
- JPH0520025A JPH0520025A JP79791A JP79791A JPH0520025A JP H0520025 A JPH0520025 A JP H0520025A JP 79791 A JP79791 A JP 79791A JP 79791 A JP79791 A JP 79791A JP H0520025 A JPH0520025 A JP H0520025A
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- JP
- Japan
- Prior art keywords
- delay
- input
- carry save
- adder
- output
- Prior art date
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 6
Abstract
(57)【要約】
【構成】全加算器ＦＡ３のＰｉ入力に、Ｑｉ，Ｒｉおよ
びＴｉ入力に対するＦＡ１のＳｉ出力遅延に相当する遅
延時間を有する遅延素子Ｄ１を接続した構成である。 【効果】入力信号の変化タイミングの微妙な差によるハ
ザード、もしくは出力の遅延を防止することができる。
びＴｉ入力に対するＦＡ１のＳｉ出力遅延に相当する遅
延時間を有する遅延素子Ｄ１を接続した構成である。 【効果】入力信号の変化タイミングの微妙な差によるハ
ザード、もしくは出力の遅延を防止することができる。
Description
【０００１】
【産業上の利用分野】本発明はキャリーセーブアダーに
関する。
関する。
【０００２】
【従来の技術】図３は、従来のキャリーセーブアダーの
一例の基本的な構成である３つのフルアダーの関係を抜
き出して示したブロック図である。第１の全加算器ＦＡ
１と第２の全加算器ＦＡ２は、キャリーセーブアダーの
第１段目を構成しており、第３の全加算器ＦＡ３は同じ
く第２段目を構成している。また、ＦＡ１とＦＡ３はキ
ャリーセーブアダーの第ｉ番目のビット、ＦＡ２は第ｉ
−１番目のビットを構成している。図中ＳｉおよびＳｉ
−１は各々ＦＡ１およびＦＡ２の和出力であり、Ｃｉ＋
１およびＣｉは各々ＦＡ１およびＦＡ２の桁上げ出力で
ある。
一例の基本的な構成である３つのフルアダーの関係を抜
き出して示したブロック図である。第１の全加算器ＦＡ
１と第２の全加算器ＦＡ２は、キャリーセーブアダーの
第１段目を構成しており、第３の全加算器ＦＡ３は同じ
く第２段目を構成している。また、ＦＡ１とＦＡ３はキ
ャリーセーブアダーの第ｉ番目のビット、ＦＡ２は第ｉ
−１番目のビットを構成している。図中ＳｉおよびＳｉ
−１は各々ＦＡ１およびＦＡ２の和出力であり、Ｃｉ＋
１およびＣｉは各々ＦＡ１およびＦＡ２の桁上げ出力で
ある。
【０００３】ここで任意のｎビットの４つの数値Ｐ，
Ｑ，ＲおよびＴを加算することを考える。４つの入力は
同時にキャリーセーブアダーに入力されるとする。Ｐ，
Ｑ，ＲおよびＴの第ｉ番目のビットはそれぞれＰｉ，Ｑ
ｉ，ＲｉおよびＴｉであるとする。第ｉ番目ビットの加
算を考えると、まずＱｉ＋Ｒｉ＋ＴｉがＦＡ１によって
加算される。ＦＡ３はＦＡ１の和出力ＳｉとＦＡ２の桁
上げ出力ＣｉとＰｉを加算する様に動作していた。
Ｑ，ＲおよびＴを加算することを考える。４つの入力は
同時にキャリーセーブアダーに入力されるとする。Ｐ，
Ｑ，ＲおよびＴの第ｉ番目のビットはそれぞれＰｉ，Ｑ
ｉ，ＲｉおよびＴｉであるとする。第ｉ番目ビットの加
算を考えると、まずＱｉ＋Ｒｉ＋ＴｉがＦＡ１によって
加算される。ＦＡ３はＦＡ１の和出力ＳｉとＦＡ２の桁
上げ出力ＣｉとＰｉを加算する様に動作していた。
【０００４】
【発明が解決しようとする課題】上述した従来のキャリ
ーセーブアダーでは、図３に示すようにＦＡ３の３つの
入力信号のタイミングに全加算器１段分の差があるた
め、ＦＡ３の出力信号がハザードを起こし、最終的な遅
延時間がハザードを起こさない場合に比べて大きくなる
という問題があった。つまり、Ｐｉに対して、Ｓｉおよ
びＣｉは全加算器１段分の遅延があるため、ＦＡ３は最
初の入力Ｐｉの変化に対して出力した直後にＳｉおよび
Ｃｉの変化に対して出力することになる。このため出力
信号が０→１→０の様なハザードを起こすか、あるいは
遅延時間の増大、消費電力の増大を招くことになる。
ーセーブアダーでは、図３に示すようにＦＡ３の３つの
入力信号のタイミングに全加算器１段分の差があるた
め、ＦＡ３の出力信号がハザードを起こし、最終的な遅
延時間がハザードを起こさない場合に比べて大きくなる
という問題があった。つまり、Ｐｉに対して、Ｓｉおよ
びＣｉは全加算器１段分の遅延があるため、ＦＡ３は最
初の入力Ｐｉの変化に対して出力した直後にＳｉおよび
Ｃｉの変化に対して出力することになる。このため出力
信号が０→１→０の様なハザードを起こすか、あるいは
遅延時間の増大、消費電力の増大を招くことになる。
【０００５】図３のようにキャリーセーブアダーを多段
にした場合はその影響がさらに大きなると考えられる。
つまり、前述のように１つの全加算器がハザードを起こ
すと、その出力信号を受ける全加算器もハザードを起こ
すか、遅延時間の増大を招くことになるため、系として
の遅延時間は著しく増大することになるからである。
にした場合はその影響がさらに大きなると考えられる。
つまり、前述のように１つの全加算器がハザードを起こ
すと、その出力信号を受ける全加算器もハザードを起こ
すか、遅延時間の増大を招くことになるため、系として
の遅延時間は著しく増大することになるからである。
【０００６】本発明の目的は、入力信号の変化タイミン
グに起因するハザードもしくは出力の遅延のないキャリ
ーセーブアダーを提供することにある。
グに起因するハザードもしくは出力の遅延のないキャリ
ーセーブアダーを提供することにある。
【０００７】
【課題を解決するための手段】本発明のキャリーセーブ
アダーは、キャリーセーブアダーを構成する全加算器の
入力のうち少くとも１つ以上の入力タイミングを調整す
るための遅延素子を有している。
アダーは、キャリーセーブアダーを構成する全加算器の
入力のうち少くとも１つ以上の入力タイミングを調整す
るための遅延素子を有している。
【０００８】
【実施例】図１に本発明の第１の実施例のブロック図を
示す。従来例の図３に遅延素子Ｄ１を付加している。全
加算器ＦＡ３のＰｉ入力に、Ｑｉ，ＲｉおよびＴｉ入力
に対するＦＡ１のＳｉ出力遅延に相当する遅延時間を有
する遅延素子Ｄ１を接続した構成である。
示す。従来例の図３に遅延素子Ｄ１を付加している。全
加算器ＦＡ３のＰｉ入力に、Ｑｉ，ＲｉおよびＴｉ入力
に対するＦＡ１のＳｉ出力遅延に相当する遅延時間を有
する遅延素子Ｄ１を接続した構成である。
【０００９】その遅延素子の出力信号をＰａとすると、
ＦＡ３の三つの入力信号Ｐａｉ、ＳｉおよびＣｉはほぼ
同時に変化するため、出力信号はハザードを起こす事な
く一方向に遷移する。
ＦＡ３の三つの入力信号Ｐａｉ、ＳｉおよびＣｉはほぼ
同時に変化するため、出力信号はハザードを起こす事な
く一方向に遷移する。
【００１０】図２は本発明の第２の実施例のブロック図
である。本実施例では、第１の実施例で行ったように、
Ｑｉ，ＲｉおよびＴｉ入力に対するＦＡ１のＳｉ出力遅
延に相当する遅延時間を有するＤ１をＦＡ３のＰｉ入力
に接続するのに加えて、Ｃｉ入力にも遅延素子Ｄ２を接
続した構成である。Ｄ２の遅延時間は、Ｑｉ，Ｒｉおよ
びＴｉ入力に対するＦＡ１のＳｉ出力遅延時間から、Ｑ
ｉ−１，Ｒｉ−１およびＴｉ−１入力に対するＦＡ２の
Ｃｉ出力遅延を引いた差の時間とする。
である。本実施例では、第１の実施例で行ったように、
Ｑｉ，ＲｉおよびＴｉ入力に対するＦＡ１のＳｉ出力遅
延に相当する遅延時間を有するＤ１をＦＡ３のＰｉ入力
に接続するのに加えて、Ｃｉ入力にも遅延素子Ｄ２を接
続した構成である。Ｄ２の遅延時間は、Ｑｉ，Ｒｉおよ
びＴｉ入力に対するＦＡ１のＳｉ出力遅延時間から、Ｑ
ｉ−１，Ｒｉ−１およびＴｉ−１入力に対するＦＡ２の
Ｃｉ出力遅延を引いた差の時間とする。
【００１１】一般に全加算器は、入力に対する和出力遅
延と、桁上げ出力遅延に差がある。第１の実施例ではＰ
ｉとＳｉの変化タイミングの差にくらべて、ＳｉとＣｉ
の変化タイミングの差は小さいので無視していた。しか
し、さらに出力遅延時間の向上を期待するときは、第１
の実施例と同様な考え方でＳｉとＣｉの変化タイミング
差も調整する必要がある。
延と、桁上げ出力遅延に差がある。第１の実施例ではＰ
ｉとＳｉの変化タイミングの差にくらべて、ＳｉとＣｉ
の変化タイミングの差は小さいので無視していた。しか
し、さらに出力遅延時間の向上を期待するときは、第１
の実施例と同様な考え方でＳｉとＣｉの変化タイミング
差も調整する必要がある。
【００１２】そこでＦＡ１のＳｉ信号とＦＡ２のＣｉ信
号の変化点を調整するためにＤ２を設け、この差を吸収
してＦＡ３から見た入力信号の変化タイミングを揃える
ことにより出力遅延の向上をはかることができる。
号の変化点を調整するためにＤ２を設け、この差を吸収
してＦＡ３から見た入力信号の変化タイミングを揃える
ことにより出力遅延の向上をはかることができる。
【００１３】
【発明の効果】以上説明したように、本発明のキャリー
セーブアダーは、キャリーセーブアダーを構成する各全
加算器の入力に少なくとも１つ以上の遅延素子を有し、
入力信号変化タイミングが同時になるように調整するこ
とにより、入力信号の変化タイミングの微妙な差による
ハザード、もしくは出力の遅延を防止することができる
という効果を有する。
セーブアダーは、キャリーセーブアダーを構成する各全
加算器の入力に少なくとも１つ以上の遅延素子を有し、
入力信号変化タイミングが同時になるように調整するこ
とにより、入力信号の変化タイミングの微妙な差による
ハザード、もしくは出力の遅延を防止することができる
という効果を有する。
【００１４】本発明は一般に任意のビット数、任意の入
力数に容易に適応できることが示されている。
力数に容易に適応できることが示されている。
【図１】本発明の第１の実施例のブロック図である。
【図２】本発明の第２の実施例のブロック図である。
【図３】従来例のキャリーセーブアダーの一例のブロッ
ク図である。
ク図である。
【符号の説明】 ＦＡ１〜ＦＡ３ 全加算器 Ｄ１ 遅延素子１ Ｄ２ 遅延素子２
Claims (1)
- 【特許請求の範囲】 【請求項１】 キャリーセーブアダーを構成する全加算
器の３つの入力のうち、少なくとも１つ以上の入力に遅
延のための素子を有する構成のキャリーセーブアダー。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP79791A JPH0520025A (ja) | 1991-01-09 | 1991-01-09 | キヤリーセーブアダー |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP79791A JPH0520025A (ja) | 1991-01-09 | 1991-01-09 | キヤリーセーブアダー |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0520025A true JPH0520025A (ja) | 1993-01-29 |
Family
ID=11483672
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP79791A Pending JPH0520025A (ja) | 1991-01-09 | 1991-01-09 | キヤリーセーブアダー |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0520025A (ja) |
-
1991
- 1991-01-09 JP JP79791A patent/JPH0520025A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990406 |