JPH0520068A - 並列演算処理装置 - Google Patents
並列演算処理装置Info
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- JPH0520068A JPH0520068A JP3168063A JP16806391A JPH0520068A JP H0520068 A JPH0520068 A JP H0520068A JP 3168063 A JP3168063 A JP 3168063A JP 16806391 A JP16806391 A JP 16806391A JP H0520068 A JPH0520068 A JP H0520068A
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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Abstract
(57)【要約】
【目的】 並列演算処理装置における命令供給部の構成
トランジスタ数を低減する。 【構成】 命令デコーダ１３前段に設けられた命令レジ
スタ１２それぞれに対し、命令レジスタ１２に格納され
た命令ＩＲ１〜ＩＲ４の有効性を示すフラグｉａ１〜ｉ
ａ４を格納する有効性フラグレジスタ２０ａ〜２０ｄを
設ける。このフラグｉａ１〜ｉａ４は命令キャッシュ１
をアクセスするアドレスが４ワード境界から外れている
度合を示すミスアラインメント情報ｍｉｓａｌｉｇｎに
従って制御される。命令デコーダ１３から命令の発行が
可能かどうかを決定する際、各命令対応の有効性フラグ
がオフのとき、発行不可能とされる。 【効果】 命令キャッシュ１をアクセスする際のアドレ
スが４ワード境界から外れている場合に命令レジスタに
格納されている命令を無効にするための論理構成を、命
令レジスタのリセット機能を設けることなく実現したた
め、この論理を実現する回路を少ないトランジスタ数で
実現できる。
トランジスタ数を低減する。 【構成】 命令デコーダ１３前段に設けられた命令レジ
スタ１２それぞれに対し、命令レジスタ１２に格納され
た命令ＩＲ１〜ＩＲ４の有効性を示すフラグｉａ１〜ｉ
ａ４を格納する有効性フラグレジスタ２０ａ〜２０ｄを
設ける。このフラグｉａ１〜ｉａ４は命令キャッシュ１
をアクセスするアドレスが４ワード境界から外れている
度合を示すミスアラインメント情報ｍｉｓａｌｉｇｎに
従って制御される。命令デコーダ１３から命令の発行が
可能かどうかを決定する際、各命令対応の有効性フラグ
がオフのとき、発行不可能とされる。 【効果】 命令キャッシュ１をアクセスする際のアドレ
スが４ワード境界から外れている場合に命令レジスタに
格納されている命令を無効にするための論理構成を、命
令レジスタのリセット機能を設けることなく実現したた
め、この論理を実現する回路を少ないトランジスタ数で
実現できる。
Description
【０００１】
【産業上の利用分野】この発明は並列演算処理装置に関
し、特に、スーパースカラー型プロセッサ（以下、単に
スーパースカラーと称す）における命令フェッチ方式に
関する。
し、特に、スーパースカラー型プロセッサ（以下、単に
スーパースカラーと称す）における命令フェッチ方式に
関する。
【０００２】
【従来の技術】スーパースカラーとは、以下の特徴を備
えるプロセッサである： （１） 命令を複数個同時にフェッチする。
えるプロセッサである： （１） 命令を複数個同時にフェッチする。
【０００３】（２） 複数の機能ユニットを備え、それ
により複数の命令を同時に実行する。
により複数の命令を同時に実行する。
【０００４】（３） 同時にフェッチされた複数の命令
の中から、同時に実行可能な命令を見出し、この同時に
実行可能な命令を対応の機能ユニットに投入する。
の中から、同時に実行可能な命令を見出し、この同時に
実行可能な命令を対応の機能ユニットに投入する。
【０００５】図２はスーパースカラーの一般的な構成を
示す図である。図２において、１は命令を格納するため
の命令キャッシュ（命令メモリ）、２は命令メモリ１に
対しフェッチする命令のアドレスを送出する命令フェッ
チステージ（ＩＦ）、３は命令メモリ１からフェッチさ
れた複数の命令のデコード、レジスタ・ファイルの読出
および分岐命令の実行等を行なう命令デコードステージ
（ＩＤ）。この命令デコードステージ（ＩＤ）３は、ま
たデコードした複数の命令の中から同時に実行可能な命
令を見出し、この同時実行可能な命令を機能ユニット４
ａ，４ｂ，５および６のうちの対応のものへ投入（発
行）する。機能ユニット４ａ，４ｂ，５および６は、そ
れぞれに並列に命令の実行が可能である。図２に示す構
成においては、４ａ，４ｂは整数加算等を実行する整数
演算ユニット、５はデータキャッシュ（データメモリ）
７へのデータのストアまたはからのデータのロードを実
行するユニット、６は浮動小数点演算を実行するユニッ
トである。
示す図である。図２において、１は命令を格納するため
の命令キャッシュ（命令メモリ）、２は命令メモリ１に
対しフェッチする命令のアドレスを送出する命令フェッ
チステージ（ＩＦ）、３は命令メモリ１からフェッチさ
れた複数の命令のデコード、レジスタ・ファイルの読出
および分岐命令の実行等を行なう命令デコードステージ
（ＩＤ）。この命令デコードステージ（ＩＤ）３は、ま
たデコードした複数の命令の中から同時に実行可能な命
令を見出し、この同時実行可能な命令を機能ユニット４
ａ，４ｂ，５および６のうちの対応のものへ投入（発
行）する。機能ユニット４ａ，４ｂ，５および６は、そ
れぞれに並列に命令の実行が可能である。図２に示す構
成においては、４ａ，４ｂは整数加算等を実行する整数
演算ユニット、５はデータキャッシュ（データメモリ）
７へのデータのストアまたはからのデータのロードを実
行するユニット、６は浮動小数点演算を実行するユニッ
トである。
【０００６】スーパースカラーにおいては、命令フェッ
チステージ（ＩＦステージ）２、命令デコードステージ
（ＩＤステージ）３および機能ユニット４ａ，４ｂ，５
および６はパイプライン化されている。機能ユニット４
ａおよび４ｂはデコードステージ３から与えられた命令
を実行する実行ステージＥＸＣと、この実行結果をレジ
スタファイル（図示せず）へ書込むライトバックステー
ジ（ＷＢステージ）を備える。
チステージ（ＩＦステージ）２、命令デコードステージ
（ＩＤステージ）３および機能ユニット４ａ，４ｂ，５
および６はパイプライン化されている。機能ユニット４
ａおよび４ｂはデコードステージ３から与えられた命令
を実行する実行ステージＥＸＣと、この実行結果をレジ
スタファイル（図示せず）へ書込むライトバックステー
ジ（ＷＢステージ）を備える。
【０００７】メモリアクセスユニット５は、命令デコー
ドステージ３からの命令に従ってデータキャッシュ７の
アドレスを計算するアドレス計算ステージ（ＡＤＲステ
ージ）と、この計算されたアドレスに従ってデータキャ
ッシュ７へアクセスするメモリアクセスステージ（ＭＥ
Ｍステージ）と、データキャッシュ７からロードされた
データをレジスタファイルへ書込むライトバックステー
ジ（ＷＢステージ）を含む。
ドステージ３からの命令に従ってデータキャッシュ７の
アドレスを計算するアドレス計算ステージ（ＡＤＲステ
ージ）と、この計算されたアドレスに従ってデータキャ
ッシュ７へアクセスするメモリアクセスステージ（ＭＥ
Ｍステージ）と、データキャッシュ７からロードされた
データをレジスタファイルへ書込むライトバックステー
ジ（ＷＢステージ）を含む。
【０００８】浮動小数点演算ユニット６は、命令デコー
ドステージ３からの命令を実行する３段の実行ステージ
ＥＸＣ１、ＥＸＣ２，ＥＸＣ３および、該実行結果をレ
ジスタファイルへ書込むライトバックステージＷＢを含
む。
ドステージ３からの命令を実行する３段の実行ステージ
ＥＸＣ１、ＥＸＣ２，ＥＸＣ３および、該実行結果をレ
ジスタファイルへ書込むライトバックステージＷＢを含
む。
【０００９】スーパースカラーにおいては、上述のよう
に、命令キャッシュ１から複数の命令が同時にフェッチ
される。この複数の同時にフェッチされた命令から、命
令デコードステージにおいて同時実行可能な命令が見出
され、対応の機能ユニットへ発行される。機能ユニット
４ａ，４ｂ，５および６は並列に命令の実行が可能であ
る。したがってスーパースカラーでは、複数の命令が同
時に実行されるため、通常のプロセッサに比べて処理速
度の向上が得られる。
に、命令キャッシュ１から複数の命令が同時にフェッチ
される。この複数の同時にフェッチされた命令から、命
令デコードステージにおいて同時実行可能な命令が見出
され、対応の機能ユニットへ発行される。機能ユニット
４ａ，４ｂ，５および６は並列に命令の実行が可能であ
る。したがってスーパースカラーでは、複数の命令が同
時に実行されるため、通常のプロセッサに比べて処理速
度の向上が得られる。
【００１０】図３に従来のスーパースカラーにおける命
令フェッチステージ（ＩＦ）と命令デコードステージ
（ＩＤステージ）の要部の構成を概略的に示す。図３に
示すスーパースカラーの構成においては、４つの命令が
同時にフェッチされかつデコードされる。
令フェッチステージ（ＩＦ）と命令デコードステージ
（ＩＤステージ）の要部の構成を概略的に示す。図３に
示すスーパースカラーの構成においては、４つの命令が
同時にフェッチされかつデコードされる。
【００１１】図３において、８は命令キャッシュ１から
フェッチを行なう複数の命令のうち最初の命令のアドレ
スを保持するプログラムカウンタ（ＰＣ）である。命令
フェッチステージにおいては、プログラムカウンタ８
は、ポインタＩＣ ａｄｄｒを命令キャッシュ１へ与え、
対応の命令（４命令）を同時に読出す。プログラムカウ
ンタ８からのアドレスは加算器９において１６を加算さ
れる。加算器９の出力は、次のサイクルにおけるフェッ
チアドレスを与える。プログラムカウンタ８からのアド
レスは３０ビット＜３１：２＞であり、その上位の２８
ビット＜３１：４＞が命令キャッシュ１へ与えられる。
フェッチを行なう複数の命令のうち最初の命令のアドレ
スを保持するプログラムカウンタ（ＰＣ）である。命令
フェッチステージにおいては、プログラムカウンタ８
は、ポインタＩＣ ａｄｄｒを命令キャッシュ１へ与え、
対応の命令（４命令）を同時に読出す。プログラムカウ
ンタ８からのアドレスは加算器９において１６を加算さ
れる。加算器９の出力は、次のサイクルにおけるフェッ
チアドレスを与える。プログラムカウンタ８からのアド
レスは３０ビット＜３１：２＞であり、その上位の２８
ビット＜３１：４＞が命令キャッシュ１へ与えられる。
【００１２】命令キャッシュ１は、４命令を読出すと、
この命令を読出したことを示す信号ＩＣ ｒｅａｄｙを
オン状態にし信号線１０上へ送出するとともに、命令デ
ータバス１１上へデータＩＣ ｄａｔａを送出する。
この命令を読出したことを示す信号ＩＣ ｒｅａｄｙを
オン状態にし信号線１０上へ送出するとともに、命令デ
ータバス１１上へデータＩＣ ｄａｔａを送出する。
【００１３】ミスアラインメント計算ユニット１７は、
命令キャッシュ１から読出された４つの命令（ＩＲ１，
ＩＲ２，ＩＲ３およびＩＲ４）のうちのワードの境界を
計算し、該境界を示す信号ｍｉｓａｌｉｇｎを計算す
る。このワードの境界の計算は、後に詳細に説明する
が、プログラムカウンタ８からの下位２ビットのアドレ
ス＜３：２＞に基づいて行なわれる。
命令キャッシュ１から読出された４つの命令（ＩＲ１，
ＩＲ２，ＩＲ３およびＩＲ４）のうちのワードの境界を
計算し、該境界を示す信号ｍｉｓａｌｉｇｎを計算す
る。このワードの境界の計算は、後に詳細に説明する
が、プログラムカウンタ８からの下位２ビットのアドレ
ス＜３：２＞に基づいて行なわれる。
【００１４】命令デコードステージ（ＩＤステージ）
は、命令キャッシュ１から読出された命令を一時ラッチ
する命令レジスタ１２ａ，１２ｂ，１２ｃおよび１２ｄ
と、命令レジスタ１２ａ〜１２ｄに格納された命令ＩＲ
１，ＩＲ２，ＩＲ３およびＩＲ４をデコードする命令デ
コーダ１３と、命令キャッシュ１からの信号ＩＣ ｒｅ
ａｄｙをラッチするレジスタ１４を含む。
は、命令キャッシュ１から読出された命令を一時ラッチ
する命令レジスタ１２ａ，１２ｂ，１２ｃおよび１２ｄ
と、命令レジスタ１２ａ〜１２ｄに格納された命令ＩＲ
１，ＩＲ２，ＩＲ３およびＩＲ４をデコードする命令デ
コーダ１３と、命令キャッシュ１からの信号ＩＣ ｒｅ
ａｄｙをラッチするレジスタ１４を含む。
【００１５】命令レジスタ１２ａ〜１２ｄには命令キャ
ッシュ１からの命令ＩＲ１，ＩＲ２，ＩＲ３およびＩＲ
４が無条件に書込まれる。ここで、命令キャッシュ１か
らのデータＩＣ ｄａｔａは４つの並列な命令ＩＲ１，
ＩＲ２，ＩＲ３およびＩＲ４を含む。
ッシュ１からの命令ＩＲ１，ＩＲ２，ＩＲ３およびＩＲ
４が無条件に書込まれる。ここで、命令キャッシュ１か
らのデータＩＣ ｄａｔａは４つの並列な命令ＩＲ１，
ＩＲ２，ＩＲ３およびＩＲ４を含む。
【００１６】この命令レジスタ１２ａ〜１２ｄに書込ま
れた命令が有効であるか否かは、命令キャッシュ１から
発生される信号ＩＣ ｒｅａｄｙがオンであるか否かに
より決定される。レジスタ１４は、この命令レジスタ１
２ａ〜１２ｄに格納される命令ＩＲ１〜ＩＲ４が有効で
あるか否かを表わすために、信号ＩＣ ｒｅａｄｙをラ
ッチする。
れた命令が有効であるか否かは、命令キャッシュ１から
発生される信号ＩＣ ｒｅａｄｙがオンであるか否かに
より決定される。レジスタ１４は、この命令レジスタ１
２ａ〜１２ｄに格納される命令ＩＲ１〜ＩＲ４が有効で
あるか否かを表わすために、信号ＩＣ ｒｅａｄｙをラ
ッチする。
【００１７】命令デコーダ１３は、そこに予め準備され
た命令コードに基づいて関連の機能ユニットにおける実
行を指示する操作コードｃｏｄｅ１、ｃｏｄｅ２、ｃｏ
ｄｅ３およびｃｏｄｅ４を生成し、信号線１５ａ，１５
ｂ，１５ｃおよび１５ｄ上へそれぞれ送出する。命令デ
コーダ１３はさらに、機能ユニットに発行可能な命令に
対しては、発行可能（有効）であることを示すためフラ
グｉａ ｏｕｔ１，ｉａ ｏｕｔ２，ｉａ ｏｕｔ３お
よびｉａ ｏｕｔ４を信号線１６ａ，１６ｂ，１６ｃお
よび１６ｄ上へ送出する。
た命令コードに基づいて関連の機能ユニットにおける実
行を指示する操作コードｃｏｄｅ１、ｃｏｄｅ２、ｃｏ
ｄｅ３およびｃｏｄｅ４を生成し、信号線１５ａ，１５
ｂ，１５ｃおよび１５ｄ上へそれぞれ送出する。命令デ
コーダ１３はさらに、機能ユニットに発行可能な命令に
対しては、発行可能（有効）であることを示すためフラ
グｉａ ｏｕｔ１，ｉａ ｏｕｔ２，ｉａ ｏｕｔ３お
よびｉａ ｏｕｔ４を信号線１６ａ，１６ｂ，１６ｃお
よび１６ｄ上へ送出する。
【００１８】これらの操作コードｃｏｄｅ１〜ｃｏｄｅ
４および有効フラグｉａ ｏｕｔ１〜ｉａ ｏｕｔ４
は、各対応の機能ユニットの実行ステージＥＸＥＣ１ま
たはＡＤＲへ送出される。
４および有効フラグｉａ ｏｕｔ１〜ｉａ ｏｕｔ４
は、各対応の機能ユニットの実行ステージＥＸＥＣ１ま
たはＡＤＲへ送出される。
【００１９】この操作コードｃｏｄｅ１〜ｃｏｄｅ４は
それぞれ対応の機能ユニットで実行されるが、その実行
態様は種々の方式が考えられている。一般的に、与えら
れた操作コードに従って演算が対応の機能ユニットにお
いて実行される。
それぞれ対応の機能ユニットで実行されるが、その実行
態様は種々の方式が考えられている。一般的に、与えら
れた操作コードに従って演算が対応の機能ユニットにお
いて実行される。
【００２０】
【発明が解決しようとする課題】命令キャッシュ１から
は４つの命令が同時に読出される。しかしながら、任意
のアドレスから４つの命令を同時に命令キャッシュ１か
ら読出すことはできない。命令キャッシュ１から４命令
を同時に読出すことのできるアドレスは４ワードの境界
により与えられる。この４命令の読出しについて以下の
ように命令が命令キャッシュ１に格納されている状態を
参照して説明する。
は４つの命令が同時に読出される。しかしながら、任意
のアドレスから４つの命令を同時に命令キャッシュ１か
ら読出すことはできない。命令キャッシュ１から４命令
を同時に読出すことのできるアドレスは４ワードの境界
により与えられる。この４命令の読出しについて以下の
ように命令が命令キャッシュ１に格納されている状態を
参照して説明する。
【００２１】 アドレス 命令 ４ｎ 命令０ ４ｎ＋４ 命令１ ４ｎ＋８ 命令２ ４ｎ＋１２ 命令３ ４（ｎ＋４） 命令４ ４（ｎ＋４）＋４ 命令５ ４（ｎ＋４）＋８ 命令６ ４（ｎ＋４）＋１２ 命令７
【００２２】フェッチアドレスＩＣ ａｄｄｒが４ｎで
あれば、命令０、命令１、命令２、および命令３を読出
すことができる。フェッチアドレスＩＣ ａｄｄｒが４
ｎ＋８の場合、命令２、命令３、命令４および命令５を
読出すことはできない。命令キャッシュ１は、この場
合、命令０、命令１、命令２および命令３を出力する。
命令デコードステージ（ＩＤステージ）が命令レジスタ
１２に与えられた命令を取込むときに、命令レジスタ１
２ｃおよび１２ｄは命令ＩＲ３およびＩＲ４として与え
られた命令を取込むものの、命令レジスタ１２ａおよび
１２ｂは与えられた命令，命令０および命令１を命令Ｉ
Ｒ１およびＩＲ２としては取込まない。レジスタ１２ａ
および１２ｂはリセット状態とされる。すなわちレジス
タ１２ａおよび１２ｂは命令“ｎｏｐ（ノーオペレーシ
ョン）”を記憶する。
あれば、命令０、命令１、命令２、および命令３を読出
すことができる。フェッチアドレスＩＣ ａｄｄｒが４
ｎ＋８の場合、命令２、命令３、命令４および命令５を
読出すことはできない。命令キャッシュ１は、この場
合、命令０、命令１、命令２および命令３を出力する。
命令デコードステージ（ＩＤステージ）が命令レジスタ
１２に与えられた命令を取込むときに、命令レジスタ１
２ｃおよび１２ｄは命令ＩＲ３およびＩＲ４として与え
られた命令を取込むものの、命令レジスタ１２ａおよび
１２ｂは与えられた命令，命令０および命令１を命令Ｉ
Ｒ１およびＩＲ２としては取込まない。レジスタ１２ａ
および１２ｂはリセット状態とされる。すなわちレジス
タ１２ａおよび１２ｂは命令“ｎｏｐ（ノーオペレーシ
ョン）”を記憶する。
【００２３】命令レジスタ１２をリセットするための情
報は、プログラムカウンタ（ＰＣ）８から発生されるポ
インタＰＣの４ワード境界からのずれ、すなわちミスア
ラインメント量を計算することにより作成される。この
ミスアラインメント量の計算がミスアラインメント計算
ユニット１７により実行される。ミスアラインメント計
算ユニット１７は、プログラムカウンタ８からのポイン
タＰＣの下位２ビット、ＰＣ＜３：２＞から、ミスアラ
インメントの情報ｍｉｓａｌｉｇｎを生成し、命令レジ
スタ１２へ送出する。このミスアラインメント情報ｍｉ
ｓａｌｉｇｎは３ビット＜３：１＞を備え、この３ビッ
トのデータ＜３：１＞の各ビットが命令レジスタ１２
ａ，１２ｂおよび１２ｃへそれぞれ与えられる。
報は、プログラムカウンタ（ＰＣ）８から発生されるポ
インタＰＣの４ワード境界からのずれ、すなわちミスア
ラインメント量を計算することにより作成される。この
ミスアラインメント量の計算がミスアラインメント計算
ユニット１７により実行される。ミスアラインメント計
算ユニット１７は、プログラムカウンタ８からのポイン
タＰＣの下位２ビット、ＰＣ＜３：２＞から、ミスアラ
インメントの情報ｍｉｓａｌｉｇｎを生成し、命令レジ
スタ１２へ送出する。このミスアラインメント情報ｍｉ
ｓａｌｉｇｎは３ビット＜３：１＞を備え、この３ビッ
トのデータ＜３：１＞の各ビットが命令レジスタ１２
ａ，１２ｂおよび１２ｃへそれぞれ与えられる。
【００２４】図４（ａ）はこのミスアラインメント計算
ユニット１７が実行する論理を一覧にして示す図であ
り、図４（ｂ）にこのミスアラインメント計算ユニット
１７の論理構成を示す。ポインタＰＣ＜３：２＞が例え
ば“００”の場合ワードの境界から命令が読出されてい
ることを示している。すなわちミスアラインメント量は
０である。ミスアラインメント情報ｍｉｓａｌｉｇｎ＜
３：１＞はこのミスアラインメント量の０，１，２およ
び３に応じてレジスタ１２ａ、レジスタ１２ａおよび１
２ｂ、レジスタ１２ａ，１２ｂおよび１２ｃをリセット
する。命令キャッシュ１の４ワードの境界からしか同時
に４命令を読出せない理由は、キャッシュメモリ１が４
つのメモリにより構成されており、この４つのメモリを
１つのアドレスでアクセスしているためである。この構
成を図５に示す。
ユニット１７が実行する論理を一覧にして示す図であ
り、図４（ｂ）にこのミスアラインメント計算ユニット
１７の論理構成を示す。ポインタＰＣ＜３：２＞が例え
ば“００”の場合ワードの境界から命令が読出されてい
ることを示している。すなわちミスアラインメント量は
０である。ミスアラインメント情報ｍｉｓａｌｉｇｎ＜
３：１＞はこのミスアラインメント量の０，１，２およ
び３に応じてレジスタ１２ａ、レジスタ１２ａおよび１
２ｂ、レジスタ１２ａ，１２ｂおよび１２ｃをリセット
する。命令キャッシュ１の４ワードの境界からしか同時
に４命令を読出せない理由は、キャッシュメモリ１が４
つのメモリにより構成されており、この４つのメモリを
１つのアドレスでアクセスしているためである。この構
成を図５に示す。
【００２５】図５において、命令キャッシュ１は、４つ
のメモリ１９ａ，１９ｂ，１９ｃおよび１９ｄを含む。
メモリ１９ａはアドレス１６ｍ（ｍは任意の整数）の命
令を格納する。メモリ１９ｂはアドレス１６ｍ＋４の命
令を格納する。メモリ１９ｃはアドレス１６ｍ＋８の命
令を格納する。メモリ１９ｄはアドレス１６ｍ＋１２の
命令を格納する。１命令は３２ビットであり４アドレス
領域にわたって格納される。
のメモリ１９ａ，１９ｂ，１９ｃおよび１９ｄを含む。
メモリ１９ａはアドレス１６ｍ（ｍは任意の整数）の命
令を格納する。メモリ１９ｂはアドレス１６ｍ＋４の命
令を格納する。メモリ１９ｃはアドレス１６ｍ＋８の命
令を格納する。メモリ１９ｄはアドレス１６ｍ＋１２の
命令を格納する。１命令は３２ビットであり４アドレス
領域にわたって格納される。
【００２６】これらの４つのメモリ１９ａ〜１９ｄに対
し同じフェッチアドレスＩＣ ａｄｄｒが与えられる。
メモリ１９ａ〜１９ｄの同一アドレスには同時に読出さ
れるべき命令が格納される。したがって、４ワード境界
のアドレス１６ｍからは連続する４つの命令，命令４
ｍ，命令４ｍ＋１，命令４ｍ＋２および命令４ｍ＋３を
キャッシュ１から読出すことができる。しかしながら、
この４ワード境界にないアドレス（たとえば１６ｍ＋
４）からはこのアドレス１６ｍ＋４から始まる４つの命
令を同時に読出すことはできない。この場合においても
アドレス１６ｍ，１６ｍ＋４，１６ｍ＋８および１６ｍ
＋１２の命令が読出される。ここで、フェッチアドレス
ＩＣ ａｄｄｒはプログラムカウンタ８のポインタＰＣ
＜３１：２＞のうち下位２ビットを含んでいないことに
注目されたい。
し同じフェッチアドレスＩＣ ａｄｄｒが与えられる。
メモリ１９ａ〜１９ｄの同一アドレスには同時に読出さ
れるべき命令が格納される。したがって、４ワード境界
のアドレス１６ｍからは連続する４つの命令，命令４
ｍ，命令４ｍ＋１，命令４ｍ＋２および命令４ｍ＋３を
キャッシュ１から読出すことができる。しかしながら、
この４ワード境界にないアドレス（たとえば１６ｍ＋
４）からはこのアドレス１６ｍ＋４から始まる４つの命
令を同時に読出すことはできない。この場合においても
アドレス１６ｍ，１６ｍ＋４，１６ｍ＋８および１６ｍ
＋１２の命令が読出される。ここで、フェッチアドレス
ＩＣ ａｄｄｒはプログラムカウンタ８のポインタＰＣ
＜３１：２＞のうち下位２ビットを含んでいないことに
注目されたい。
【００２７】フェッチアドレスを２つ作り、さらにこの
命令キャッシュ１からの出力をアドレス値にしたがって
シフトする回路を設ければ、任意のアドレスから４命令
を命令キャッシュ１から読出すことはできる。しかしな
がら、このような構成を設けた場合、命令キャッシュ１
のアクセス時間が長くなり、プロセッサの高速性が損な
われる。
命令キャッシュ１からの出力をアドレス値にしたがって
シフトする回路を設ければ、任意のアドレスから４命令
を命令キャッシュ１から読出すことはできる。しかしな
がら、このような構成を設けた場合、命令キャッシュ１
のアクセス時間が長くなり、プロセッサの高速性が損な
われる。
【００２８】図３に示す従来の、４ワード境界に存在し
ない命令をフェッチする方式においては、命令レジスタ
１２ａ，１２ｂおよび１２ｃに対しリセット回路が必要
とされる。このため、命令レジスタ１２に必要とされる
トランジスタの数が多くなり、消費電力、チップ占有面
積等の点で不利であるという問題がある。
ない命令をフェッチする方式においては、命令レジスタ
１２ａ，１２ｂおよび１２ｃに対しリセット回路が必要
とされる。このため、命令レジスタ１２に必要とされる
トランジスタの数が多くなり、消費電力、チップ占有面
積等の点で不利であるという問題がある。
【００２９】図６に従来から一般にレジスタに用いられ
るラッチ回路の構成を示し、図７にリセット端子付ラッ
チ回路の構成を示す。図６および図７において示される
信号“クロック”は、このスーパースカラーを駆動する
クロックであり、パイプライン動作のサイクルを規定す
る。
るラッチ回路の構成を示し、図７にリセット端子付ラッ
チ回路の構成を示す。図６および図７において示される
信号“クロック”は、このスーパースカラーを駆動する
クロックであり、パイプライン動作のサイクルを規定す
る。
【００３０】インバータ回路においては、最小限２つの
トランジスタ（相補接続されたｐチャネルＭＯＳ（絶縁
ゲート型電界効果）トランジスタおよびｎチャネルＭＯ
Ｓトランジスタが必要とされる。したがって、図６に示
すラッチ回路の構成の場合、１０個のトランジスタが必
要とされる。
トランジスタ（相補接続されたｐチャネルＭＯＳ（絶縁
ゲート型電界効果）トランジスタおよびｎチャネルＭＯ
Ｓトランジスタが必要とされる。したがって、図６に示
すラッチ回路の構成の場合、１０個のトランジスタが必
要とされる。
【００３１】図７に示すリセット端子付ラッチ回路の構
成においては、リセット機能を実現するため２入力ＮＯ
Ｒ回路ＮＲが必要とされる。２入力ＮＯＲ回路は、通
常、出力部を放電するためのＯＲ接続された２個のｎチ
ャネルＭＯＳトランジスタと、出力部を充電するための
２個のＡＮＤ接続されたＰチャネルＭＯＳトランジスタ
とが必要とされる。すなわちＮＯＲ回路ＮＲ２は、４個
のトランジスタが必要とされる。したがって、図７に示
すリセット端子付ラッチ回路においては１２個のトラン
ジスタが必要とされる。
成においては、リセット機能を実現するため２入力ＮＯ
Ｒ回路ＮＲが必要とされる。２入力ＮＯＲ回路は、通
常、出力部を放電するためのＯＲ接続された２個のｎチ
ャネルＭＯＳトランジスタと、出力部を充電するための
２個のＡＮＤ接続されたＰチャネルＭＯＳトランジスタ
とが必要とされる。すなわちＮＯＲ回路ＮＲ２は、４個
のトランジスタが必要とされる。したがって、図７に示
すリセット端子付ラッチ回路においては１２個のトラン
ジスタが必要とされる。
【００３２】図３に示す命令レジスタ１２に対しては、
リセット端子付ラッチ回路が３つの命令レジスタ１２
ａ，１２ｂおよび１２ｃに対して用いられるため、通常
のラッチ回路を用いる構成に比べて、１９２個（２×３
２×３）のトランジスタが余分に必要とされる（３２は
命令長）。
リセット端子付ラッチ回路が３つの命令レジスタ１２
ａ，１２ｂおよび１２ｃに対して用いられるため、通常
のラッチ回路を用いる構成に比べて、１９２個（２×３
２×３）のトランジスタが余分に必要とされる（３２は
命令長）。
【００３３】また、リセット端子付ラッチ回路（図７参
照）は図６に示す通常のラッチ回路に比べて、リセット
用のゲート回路のために遅延時間が長く、サイクルタイ
ムを延ばす原因にもなっていた。
照）は図６に示す通常のラッチ回路に比べて、リセット
用のゲート回路のために遅延時間が長く、サイクルタイ
ムを延ばす原因にもなっていた。
【００３４】それゆえ、この発明の目的は、命令デコー
ダ前段に設けられる命令レジスタの構成トランジスタ数
を低減し、かつサイクルタイムが短縮された並列処理装
置を提供することである。
ダ前段に設けられる命令レジスタの構成トランジスタ数
を低減し、かつサイクルタイムが短縮された並列処理装
置を提供することである。
【００３５】この発明の他の目的は、４ワード境界に存
在しない命令のフェッチを行なった際の制御動作を実行
する回路を少ないトランジスタ数で実現することであ
る。
在しない命令のフェッチを行なった際の制御動作を実行
する回路を少ないトランジスタ数で実現することであ
る。
【００３６】
【課題を解決するための手段】この発明にかかる並列処
理装置は、命令デコーダ前段に設けられ、命令メモリか
ら与えられた命令を格納する複数のレジスタ手段と、各
レジスタの各々に対応して設けられ、対応のレジスタの
内容が有効であるか否かを示す情報を格納する複数の有
効レジスタとを備える。
理装置は、命令デコーダ前段に設けられ、命令メモリか
ら与えられた命令を格納する複数のレジスタ手段と、各
レジスタの各々に対応して設けられ、対応のレジスタの
内容が有効であるか否かを示す情報を格納する複数の有
効レジスタとを備える。
【００３７】
【作用】命令レジスタは通常のラッチ回路で構成される
ため、命令レジスタを構成するトランジスタの数が低減
される。
ため、命令レジスタを構成するトランジスタの数が低減
される。
【００３８】
【実施例】図１にこの発明の一実施例である並列演算処
理装置の要部の構成を示す。図１においては、命令レジ
スタ１２ａ〜１２ｄは、通常のたとえば図６に示すよう
なラッチ回路で構成され、そのリセット機能は排除され
る。各命令レジスタ１２ａ〜１２ｄに対応して有効性フ
ラグレジスタ２０ａ〜２０ｄが設けられる。有効性フラ
グレジスタ２０ａは、命令レジスタ１２ａに格納される
命令ＩＲ１の有効性を示すフラグｉａ１を格納する。有
効性フラグレジスタ２０ｂは命令レジスタ１２ｂに格納
される命令ＩＲ２の有効性を示す有効性フラグｉａ２を
格納する。有効性フラグレジスタ２０ｃは、命令レジス
タ１２ｃに格納される命令ＩＲ３の有効性を示す有効性
フラグｉａ３を格納する。有効性フラグレジスタ２０ｄ
は命令レジスタ１２ｄに格納される命令ＩＲ４の有効性
を示すフラグｉａ４を格納する。
理装置の要部の構成を示す。図１においては、命令レジ
スタ１２ａ〜１２ｄは、通常のたとえば図６に示すよう
なラッチ回路で構成され、そのリセット機能は排除され
る。各命令レジスタ１２ａ〜１２ｄに対応して有効性フ
ラグレジスタ２０ａ〜２０ｄが設けられる。有効性フラ
グレジスタ２０ａは、命令レジスタ１２ａに格納される
命令ＩＲ１の有効性を示すフラグｉａ１を格納する。有
効性フラグレジスタ２０ｂは命令レジスタ１２ｂに格納
される命令ＩＲ２の有効性を示す有効性フラグｉａ２を
格納する。有効性フラグレジスタ２０ｃは、命令レジス
タ１２ｃに格納される命令ＩＲ３の有効性を示す有効性
フラグｉａ３を格納する。有効性フラグレジスタ２０ｄ
は命令レジスタ１２ｄに格納される命令ＩＲ４の有効性
を示すフラグｉａ４を格納する。
【００３９】この図１に示す構成においては、命令キャ
ッシュ１から命令供給を示す信号ＩＣ ｒｅａｄｙを格
納するレジスタは設けられていない。
ッシュ１から命令供給を示す信号ＩＣ ｒｅａｄｙを格
納するレジスタは設けられていない。
【００４０】図１に示す構成においては、ミスアライン
メントが生じた場合、対応の命令レジスタに関連する有
効フラグｉａがオフにされる。すなわち、 ｉａ１＝ＩＣ ｒｅａｄｙ＊／ｍｉｓａｌｉｇｎ＜１＞ ｉａ２＝ＩＣ ｒｅａｄｙ＊／ｍｉｓａｌｉｇｎ＜２＞ ｉａ３＝ＩＣ ｒｅａｄｙ＊／ｍｉｓａｌｉｇｎ＜３＞ ｉａ４＝ＩＣ ｒｅａｄｙ なる論理が実現される。上述の論理は、命令キャッシュ
１からの信号ＩＣ ｒｅａｄｙを受けるインバータ２２
と、インバータ２２の出力をその一方入力に受け、ミス
アラインメント計算ユニット１７からのミスアラインメ
ント情報ｍｉｓａｌｉｇｎ＜３：１＞の対応のビットを
それぞれ他方入力に受けるＮＯＲ回路２１ａ，２１ｂお
よび２１ｃにより実現される。ＮＯＲ回路２１ａの出力
は有効性フラグレジスタ２０ａへ与えられる。ＮＯＲ回
路２１の出力は有効性フラグレジスタ２０ｂに与えられ
る。ＮＯＲ回路２１ｃの出力は有効性フラグレジスタ２
０ｃへ与えられる。
メントが生じた場合、対応の命令レジスタに関連する有
効フラグｉａがオフにされる。すなわち、 ｉａ１＝ＩＣ ｒｅａｄｙ＊／ｍｉｓａｌｉｇｎ＜１＞ ｉａ２＝ＩＣ ｒｅａｄｙ＊／ｍｉｓａｌｉｇｎ＜２＞ ｉａ３＝ＩＣ ｒｅａｄｙ＊／ｍｉｓａｌｉｇｎ＜３＞ ｉａ４＝ＩＣ ｒｅａｄｙ なる論理が実現される。上述の論理は、命令キャッシュ
１からの信号ＩＣ ｒｅａｄｙを受けるインバータ２２
と、インバータ２２の出力をその一方入力に受け、ミス
アラインメント計算ユニット１７からのミスアラインメ
ント情報ｍｉｓａｌｉｇｎ＜３：１＞の対応のビットを
それぞれ他方入力に受けるＮＯＲ回路２１ａ，２１ｂお
よび２１ｃにより実現される。ＮＯＲ回路２１ａの出力
は有効性フラグレジスタ２０ａへ与えられる。ＮＯＲ回
路２１の出力は有効性フラグレジスタ２０ｂに与えられ
る。ＮＯＲ回路２１ｃの出力は有効性フラグレジスタ２
０ｃへ与えられる。
【００４１】有効性フラグがオフの場合、命令デコーダ
３においては従来、信号ＩＣ ｒｅａｄｙに従って付さ
れていた発行可能指示フラグｉａ ｏｕｔがオフとされ
る。すなわち、命令デコーダ３は、各命令ＩＲ１〜ＩＲ
４に付随する有効性フラグｉａ１〜ｉａ４に従ってこの
発行可能指示フラグｉａ ｏｕｔ１〜ｉａ ｏｕｔ４の
値を決定する。すなわち、命令デコーダ３において、 ｉａ ｏｕｔ１＝／ｉａ１＊（ＩＲ１が発行可能である条件） ｉａ ｏｕｔ２＝／ｉａ２＊（ＩＲ２が発行可能である条件） ｉａ ｏｕｔ３＝／ｉａ３＊（ＩＲ３が発行可能である条件） ｉａ ｏｕｔ４＝／ｉａ４＊（ＩＲ４が発行可能である条件） が実行される。なお、上述の論理式において、“＊”は
論理積を示し、“／”は否定を示す。また、ミスアライ
ンメント計算ユニット１７の構成は従来と同様である。
３においては従来、信号ＩＣ ｒｅａｄｙに従って付さ
れていた発行可能指示フラグｉａ ｏｕｔがオフとされ
る。すなわち、命令デコーダ３は、各命令ＩＲ１〜ＩＲ
４に付随する有効性フラグｉａ１〜ｉａ４に従ってこの
発行可能指示フラグｉａ ｏｕｔ１〜ｉａ ｏｕｔ４の
値を決定する。すなわち、命令デコーダ３において、 ｉａ ｏｕｔ１＝／ｉａ１＊（ＩＲ１が発行可能である条件） ｉａ ｏｕｔ２＝／ｉａ２＊（ＩＲ２が発行可能である条件） ｉａ ｏｕｔ３＝／ｉａ３＊（ＩＲ３が発行可能である条件） ｉａ ｏｕｔ４＝／ｉａ４＊（ＩＲ４が発行可能である条件） が実行される。なお、上述の論理式において、“＊”は
論理積を示し、“／”は否定を示す。また、ミスアライ
ンメント計算ユニット１７の構成は従来と同様である。
【００４２】図１に示す回路構成においては命令レジス
タ１２を構成するラッチ回路にリセット機能が不必要と
されるため、１９２個のトランジスタが不要となる。さ
らに、レジスタ１４が不必要となったため、トランジス
タはさらに１０個減る。トランジスタの増加する数は、
各命令レジスタ１２に対して設けられた有効性フラグレ
ジスタ２０が与えるトランジスタ４０（４×１０）と、
ＮＯＲ回路２１が与える１２個のトランジスタ（３×
４）とインバータ２１が与える２個のトランジスタであ
る。すなわちこの図１に示す構成においては、図３に示
す構成と比べてトランジスタは１４８個少なくなる。
タ１２を構成するラッチ回路にリセット機能が不必要と
されるため、１９２個のトランジスタが不要となる。さ
らに、レジスタ１４が不必要となったため、トランジス
タはさらに１０個減る。トランジスタの増加する数は、
各命令レジスタ１２に対して設けられた有効性フラグレ
ジスタ２０が与えるトランジスタ４０（４×１０）と、
ＮＯＲ回路２１が与える１２個のトランジスタ（３×
４）とインバータ２１が与える２個のトランジスタであ
る。すなわちこの図１に示す構成においては、図３に示
す構成と比べてトランジスタは１４８個少なくなる。
【００４３】
【発明の効果】以上のように、この発明に従えば、ミス
アラインメント調整用の回路を構成するトランジスタ数
を大幅に減少することができる。さらに、命令レジスタ
においてはリセット機能が設けられていないため、この
命令レジスタにおける遅延時間を短縮することができ、
並列処理装置の高速化等の性能向上をもたらすことがで
きる。
アラインメント調整用の回路を構成するトランジスタ数
を大幅に減少することができる。さらに、命令レジスタ
においてはリセット機能が設けられていないため、この
命令レジスタにおける遅延時間を短縮することができ、
並列処理装置の高速化等の性能向上をもたらすことがで
きる。
【図１】この発明の一実施例であるスーパースカラーの
命令フェッチに関連する部分の構成を示す図である。
命令フェッチに関連する部分の構成を示す図である。
【図２】スーパースカラーの一般的な構成を示す図であ
る。
る。
【図３】従来のスーパースカラーの命令フェッチ提示お
よび命令デコードステージを概略的に示す図である。
よび命令デコードステージを概略的に示す図である。
【図４】図３および図１に示すミスアラインメント計算
ユニットの実現する論理および構成を示す図である。
ユニットの実現する論理および構成を示す図である。
【図５】図１および図３に示す命令キャッシュの構成を
概略的に示す図である。
概略的に示す図である。
【図６】リセット端子のないラッチ回路の構成を示す図
である。
である。
【図７】リセット端子付ラッチ回路の構成を示す図であ
る。
る。
１ 命令キャッシュ ２ 命令フェッチステージ（ＩＦステージ） ３ 命令デコードステージ（ＩＤステージ） ４ 整数演算ユニット ５ メモリアクセスユニット ６ 浮動小数点演算ユニット ７ データ・キャッシュ ８ プログラム・カウンタ ９ 加算器 １２ 命令レジスタ １３ 命令デコーダ ２０ 各命令レジスタの有効性を示す信号を格納する有
効性フラグレジスタ ２１ ＮＯＲ回路 ２２ インバータ なお、各図中、同一符号は同一または相当部分を示す。
効性フラグレジスタ ２１ ＮＯＲ回路 ２２ インバータ なお、各図中、同一符号は同一または相当部分を示す。
Claims (1)
- 【特許請求の範囲】 【請求項１】 各々が所定の機能を実行する複数の機能
ユニットと、複数の命令を同時にフェッチし、該フェッ
チされた命令から同時に実行可能な命令を見出し、これ
らの同時に実行可能な命令を対応の機能ユニットに発行
するデコーダ手段とを備え、複数の命令を同時に実行す
る並列演算処理装置であって、 複数の命令を格納するための複数のレジスタ手段、前記
複数のレジスタ手段の内容は並列に前記デコーダ手段へ
伝達され、および各前記レジスタ手段の内容が有効であ
ることを示す情報を格納する複数の第２のレジスタ手段
とを備える、並列演算処理装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3168063A JP2779557B2 (ja) | 1991-07-09 | 1991-07-09 | 並列演算処理装置 |
| DE4222275A DE4222275C2 (de) | 1991-07-09 | 1992-07-07 | Parallelprozessor und Betriebsverfahren für diesen |
| US08/305,983 US5504923A (en) | 1991-07-09 | 1994-09-19 | Parallel processing with improved instruction misalignment detection |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3168063A JP2779557B2 (ja) | 1991-07-09 | 1991-07-09 | 並列演算処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0520068A true JPH0520068A (ja) | 1993-01-29 |
| JP2779557B2 JP2779557B2 (ja) | 1998-07-23 |
Family
ID=15861145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3168063A Expired - Lifetime JP2779557B2 (ja) | 1991-07-09 | 1991-07-09 | 並列演算処理装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5504923A (ja) |
| JP (1) | JP2779557B2 (ja) |
| DE (1) | DE4222275C2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07182168A (ja) * | 1993-12-24 | 1995-07-21 | Nec Corp | 演算装置及びその制御方法 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0583089B1 (en) * | 1992-08-12 | 2000-01-26 | Advanced Micro Devices, Inc. | Instruction decoder |
| US5991869A (en) * | 1995-04-12 | 1999-11-23 | Advanced Micro Devices, Inc. | Superscalar microprocessor including a high speed instruction alignment unit |
| US5872947A (en) * | 1995-10-24 | 1999-02-16 | Advanced Micro Devices, Inc. | Instruction classification circuit configured to classify instructions into a plurality of instruction types prior to decoding said instructions |
| US6049863A (en) * | 1996-07-24 | 2000-04-11 | Advanced Micro Devices, Inc. | Predecoding technique for indicating locations of opcode bytes in variable byte-length instructions within a superscalar microprocessor |
| US5867680A (en) * | 1996-07-24 | 1999-02-02 | Advanced Micro Devices, Inc. | Microprocessor configured to simultaneously dispatch microcode and directly-decoded instructions |
| US5881260A (en) * | 1998-02-09 | 1999-03-09 | Hewlett-Packard Company | Method and apparatus for sequencing and decoding variable length instructions with an instruction boundary marker within each instruction |
| US6438664B1 (en) | 1999-10-27 | 2002-08-20 | Advanced Micro Devices, Inc. | Microcode patch device and method for patching microcode using match registers and patch routines |
| DE10043003A1 (de) * | 2000-09-01 | 2002-03-14 | Infineon Technologies Ag | Programmgesteuerte Einheit |
| JP2009230610A (ja) * | 2008-03-25 | 2009-10-08 | Kawai Musical Instr Mfg Co Ltd | 命令処理装置及び命令処理方法。 |
| US9223714B2 (en) | 2013-03-15 | 2015-12-29 | Intel Corporation | Instruction boundary prediction for variable length instruction set |
| CN112540795B (zh) * | 2019-09-23 | 2025-02-14 | 阿里巴巴集团控股有限公司 | 指令处理装置和指令处理方法 |
Citations (1)
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| JPH01133138A (ja) * | 1987-11-19 | 1989-05-25 | Hitachi Ltd | 並列計算機及びその制御方法 |
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| US4847755A (en) * | 1985-10-31 | 1989-07-11 | Mcc Development, Ltd. | Parallel processing method and apparatus for increasing processing throughout by parallel processing low level instructions having natural concurrencies |
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| JPH0810430B2 (ja) * | 1986-11-28 | 1996-01-31 | 株式会社日立製作所 | 情報処理装置 |
| US5201057A (en) * | 1987-01-22 | 1993-04-06 | Uht Augustus K | System for extracting low level concurrency from serial instruction streams |
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| JP2818249B2 (ja) * | 1990-03-30 | 1998-10-30 | 株式会社東芝 | 電子計算機 |
-
1991
- 1991-07-09 JP JP3168063A patent/JP2779557B2/ja not_active Expired - Lifetime
-
1992
- 1992-07-07 DE DE4222275A patent/DE4222275C2/de not_active Expired - Lifetime
-
1994
- 1994-09-19 US US08/305,983 patent/US5504923A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| DE4222275A1 (de) | 1993-01-21 |
| JP2779557B2 (ja) | 1998-07-23 |
| DE4222275C2 (de) | 1995-12-21 |
| US5504923A (en) | 1996-04-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
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