JPH02236651A - メモリバッファ - Google Patents

メモリバッファ

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JPH02236651A
JPH02236651A JP2029389A JP2938990A JPH02236651A JP H02236651 A JPH02236651 A JP H02236651A JP 2029389 A JP2029389 A JP 2029389A JP 2938990 A JP2938990 A JP 2938990A JP H02236651 A JPH02236651 A JP H02236651A
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memory
cache memory
cache
instruction
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JP2029389A
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Kee Kaitan Basanto
バサント　ケー　カイタン
Daburiyuu Burasuko Richiyaado
リチャード　ダブリュー　ブラスコ
Jiennpin Chiyangu Tonii
トニー　ジェン‐ピン　チャング
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Hitachi Ltd
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Hitachi Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はメモリバッファさらにはプロセッサのプログラ
ムメモリバッファに係り，例えばディジタルシグナルプ
ロセッサに適用して有効な技術に関するものである． 〔従来の技術〕 相対的に動作速度の遅い外部メモリから相対的に動作速
度の速いプロセッサへ情報をバッファリングする幾つか
の公知の方式やシステムがある．同システムとしては，
一定の少数のビットで構成されている極めて単純なレジ
スタから大容量キャッシュメモリに至るまで各種のもの
がある．また、このようなレジスタやキャッシュメモリ
などはハードウェアとソフトウエアの双方によってその
機能を実現している． 〔発明が解決しようとする課題〕 斯る従来のメモリバソファリング技術は、プロセッサの
動作プログラムに含まれるようなインストラクションを
外部メモリよりも速い速度でプロセッサへ送るような場
合に利用することができるが，プロセッサの様々なイン
ストラクションフェッチの条件を満足することができな
いという問題点がある．例えばプロセッサが反復プログ
ラムループからのフェッチを必要とする場合があり，キ
ャッシュメモリはそのためインストラクションのフェッ
チを効率的に処理することができるが、簡単な構成のレ
ジスタでは有効に処理できない。また、プロセッサが特
定のシーケンスから非反復インストラクションをリクエ
ストする場合があり、レジスタはそのフェッチを有効に
処理するが、キャッシュメモリは有効に処理できない．
また、従来の技術ではインストラクションの実行に呼応
してバッファリングするため、インストラクションをデ
コードもしくは実行しなければそのインストラクション
タイプを知ることができない．さらにプロセッサが条件
付きジャンプもしくはブランチのためのインストラクシ
ョンをリクエストもしくはフェッチする場合があり，そ
の場合には当該インストラクシ目ンに対してキャッシュ
メモリもレジスタも有効に処理することができない．本
発明の目的は、相対的に動作速度の遅い外部メモリと、
リクエストしてフエツチしたインストラクションに従っ
たオペレーションを実行するプロセッサとの間のメモリ
バッファリング技術を提供することにある。
更に詳述すれば、本発明は、反復プログラムループ、非
反復インストラクションシーケンス、及び条件付きジャ
ンプもしくはブランチを有効に処理するメモリバッファ
を提供することを目的とする。本発明はまた，超大規模
集積回路技術を応用した単一集積回路チップに含まれる
メモリバッファを提供することを目的とする。また、本
発明は、プログラムフローを予測することができるメモ
リバッファを提供しようとする．さらに本発明は、ディ
ジタルシグナルプロセッサやマイクロコンピュータのた
めのメモリバッファを提供することを目的とする。
本発明の前記並びにその他の目的と新規な特徴は本明細
書の記述並びに添付図面から明らかになるであろう． 〔課題を解決するための手段〕 本願にお・いて開示される発明のうち代表的なものの概
要を簡単に説明すれば下記の通りである。
すなわち、相対的に低アクセス速度の外部メモリから相
対的に高速度で機能するプロセッサへデータをバッファ
リングするメモリバッファとして構成されるものであり
、相対的に高アクセス速度のキャッシュメモリ並びにそ
れよりも記憶容量が小さく且つ高速アクセス可能な先入
れ先出しメモリと、直通データ伝送路とを、外部メモリ
とプロセッサとの間に配置する．そして，第１制御信号
に応じて前記外部メモリから、前記キャッシュメモリ．
先入れ先出しメモリ、直通データ伝送路の内の一つにデ
ータを書き込み可能にすると共に、第２制御信号に応じ
て前記キャッシュメモリ、先入れ先出しメモリ、直通デ
ータ伝送路の内の一つからプロセッサへデータを読出し
可能にし、このとき制御手段により、複数のインディシ
ア情報の夫々の状態を検出し、各インディシア情報の状
態に応じて前記第１、第２制御信号を発生させるように
するものである． ここで、前記各インディシア情報としては，外部メモリ
から送られてくるインストラクシ３ンタイプ、前記キャ
ッシュメモリに割り当てられているアドレスのレンジ，
及び前記キャッシュメモリ並びに先入れ先出しメモリの
保有情報を採用することができる． さらにインディシア情報の組合せ条件に応じて前記キャ
ッシュメモリ及び先入れ先出しメモリの記憶情報をクリ
アもしくはフラッシングすることができる。
このクリアもしくはフラッシング待ちの状態でインスト
ラクションフエツチが停止されてもよい場合には直通デ
ータ伝送路を省いて構成してもよい． このようなメモリバッファは１チップ型のマイクロコン
ピュータと同一の半導体基板に構成することができる． 〔作　用〕 上記した手段よれば、キャッシュメモリには反復的に利
用される反復ループインストラクションのような情報を
バッファリングし、先入れ先出しメモリには反復的に利
用され難い非反復ループインストラクションのような情
報をバツファリングし，直通データ伝送路は条件付きジ
ャンプインストラクションのように例外的に利用される
ような情報などの直通路として割り当てられる．実際に
バッファリングすべき情報に対してどの経路を選択する
かはインディシア情報に基づいて制御手段が最適化制御
する。これにより、プロセッサはその動作上必要な低速
外部メモリ上の情報をそしの動作手順に応じて効率的に
且つ高速に受け取るようになる． 〔実　施　例〕 第１図には本発明の一実施例に係るメモリバ・ソファの
概略ブロック図が示される． 同図に示されるメモリバッファの構成要素としてのキャ
ッシュメモリ２は，プロセッサよりも速度が速い複数の
メモリエレメントで構成されている．キャッシュメモリ
２はまた、１ワードＮビツトによりＭワードで構成され
ている。一例として，ワード数は１２８、１ワードのビ
ット数は１６である．したがって、キャッシュメモリ２
に格納されているもしくは割り当てられているアドレス
のレンジは、［第１インストランション＋Ｍ］．即ち［
第１アドレス＋１２８］のアドレスである．また、本発
明の一実施例に係るメモリバッファの構成要素としての
先入れ先出しメモリ４も、プロセッサよりも速度が速い
複数のメモリエレメントで構成されている。先入れ先出
しメモリ４は，１ワードＬビットによりＫワードで構成
されている。一例として、Ｋは８、１６などの数であり
、Ｌは１６である． メモリバッファの入力側にはデマルチブレクサのような
第１選択スイッチ回路６が設けられており、第１選択ス
イッチ回路６の入力側には相対的に遅い外部メモリが接
続されている．メモリバッファの出力側にはマルチブレ
クサのような第２選択スイッチ回路８が設けられており
、この第２選択スイッチ回路８の出力側はプロセッサに
接続されている。
第１選択スイッチ回路６及び第２選択スイッチ回路８は
論理ゲートもしくは論理トランジスタによって構成する
ことができる。第１選択スイッチ回路６は、入力数が１
であり、出力数が３である。
第２選択スイッチ回路８は、入力数が３であり、出力数
が１である． 第１選択スイッチ回路６の第１出力はキャッシュメモリ
２の入力に接続され，キャッシュメモリ２の出力は第２
選択スイッチ回路８の第１人力に接続されている。第１
選択スイッチ回路６の第２出力は先入れ先出しメモリ４
の入力に接続され、先入れ先出しメモリ４の出力は第２
選択スイッチ回路８の第２人力に接続されている．第１
選択スイッチ回路６の第３出力は第２選択スイッチ８の
第３人力に直結されており，その間がバイパス経路１０
を形成している． 構成要素としてさらに，制御ロジック１２が外部メモリ
とプロセッサに接続されており、さらにキャッシュメモ
リ２と先入れ先出しメモリ４に接続されている．この接
続関係において、外部メモリ、プロセッサ、キャッシュ
メモリ２，及び先入れ先出しメモリ４に接続された制御
ロジック１２が、キャッシャメモリ２のアドレスのレン
ジ、キャッシュメモリ２並びに先入れ先出しメモリ４の
保有情報、外部メモリから受け取るインストラクション
のタイプ、そしてプロセッサがリクエストするインスト
ラクションのタイプを夫々チェックする。また、制御ロ
ジック１２は、それらチックした条件に基づいてキャッ
シュメモリ２及び先入れ先出しメモリ４をクリアもしく
はフラッシングしてその内容を消去若しくは書き換える
．制御ロジック１２は、外部メモリからキャッシュメモ
リ２或いは先入れ先出しメモリ４又はバイパス経路１０
ヘインストラクションが読み込まれることをチェックす
る制御信号，そして、プロセッサへ送られるインストラ
クションがキャッシュメモリ２或いは先入れ先出しメモ
リ４又はバイパス経路１０から読み出されることをチェ
ックする制御信号を発生し，第１選択スイッチ回路６及
び第２選択スイッチ回路８へ送る． 制御ロジック１２の働きにより、外部メモリから送られ
てくるインストラクションのアドレスがキャッシュメモ
リ２のレンジ外であるとき，先入れ先出しメモリ４が満
杯になっていなければ，外部メモリから送られてくるイ
ンストラクションが先入れ先出しメモリ４に書き込まれ
る，また、反復ループインストラクションが検知され、
反復ループのインストラクションのアドレスがキャッシ
ュメモリ２のアドレスのレンジ内であって，キャッシュ
メモリ４に存在していなければ外部メモリから送られて
くるインストラクションがキャッシュメモリ２に書き込
まれる。また、次の３つのケースの場合，即ち、インス
トラクションが条件付きブランチもしくはジャンプであ
る場合，インストラクシミンのアドレスがキャッシュメ
モリ２のアドレスのレンジ外であって先入れ先出しメモ
リ４が空である場合，インストラクションのアドレスが
キャッシュメモリ２のアドレスのレンジ内であっても当
該キャッシュメモリ２に存在していない場合には、外部
メモリから送られてくるインストラクションがパイバス
経路１０に伝達もしくは書き込まれ，これをプロセッサ
が読み出す。尚１３つのケースの内の第３番目のケース
においては、インス１−ラクションはキャッシュメモリ
２にも書き込まれるがキャッシュメモリ２からは読み出
されない． プロセッサがリクエストする若しくはフェッチすべきイ
ンストラクションは，キャッシュメモリ２のアドレスの
レンジ内であって，キャッシュメモリ２に存在していれ
ば同メモリ２から読み出される。アドレスがキャッシュ
メモリ２のアドレスのレンジ外であって、先入れ先出し
メモリ４が空でなく、また、先行インストラクションが
条件付きブランチもしくはジャンプでなかった場合は先
入れ先出しメモリ４から読み出される。
また，制御ロジック１２の働きにより、特定の条件でキ
ャッシュメモリ２と先入れ先出しメモリ４はクリアもし
くはフラッシングされる．具体的には、反復ループイン
ストラクションがキャッシュメモリ２のアドレスのレン
ジ外であればキャッシュメモリ２がフラッシングされ、
バイパス経路１０が必要になる場合には先入れ先出しメ
モリ４がフラッシングされる。
動作原理としては、プロセッサが外部メモリに対してイ
ンストラクションのフェッチリクエストを行う．第１フ
ェッチが行われるときにキャッシュメモリ２と先入れ先
出しメモリ４は空になっている．キャッシュメモリ２と
先入れ先出しメモリ４が空である故、制御ロジック１２
の作用によって外部メモリからバイパス経路１０を介し
てインストラクションがフェッチされる．また、インス
トラクションが反復インストラクションであり、ループ
の最終インストラクションがキャッシュメモリ２のレン
ジ内であることを制御ロジック１２が検知した場合は、
反復インストラクションがループの他のインストラクシ
ョンと共にキャッシュメモリ２に書き込まれる．インス
トラクションが反復インストラクションではなく，キャ
ッシュメモリ２のレンジ外であることを制御ロジック１
２が検知した場合は，制御ロジックｌ２から送られてく
る制御信号に応じて第１選択スイッチ回路６が働き、イ
ンストラクションが先入れ先出しメモリ４に書き込まれ
る．続いてプロセッサが次のインストラクションをリク
エスト或いはフェッチする。同インス１ヘラクションの
アドレスがキャッシュメモリ２のアドレスのレンジ内で
あって、キャッシュメモリ２に存在していることを制御
ロジック１２が検知した場合は、インストラクシミンが
キャッシュメモリ２から読み出される。これに対して，
インストラクションのアドレスがキャッシュメモリ２の
アドレスのレンジ内であっても当該キャッシュメモリ２
に存在していないことを制御ロジック１２が検知した場
合は、制御ロジック１２から送られてくる制御信号に応
じて第１選択スイッチ回路６と第２選択スイッチ回路８
が働き、インストラクションが再びバイパス経路１０を
介してフェッチされ、さらにキャッシュメモリ２に書き
込まれる．同様にして、制御ロジック１２は、プロセッ
サのフェッチリクエスト、キャッシュメモリ２のコンテ
ンツもしくは保有情報並びにアドレスレンジ、先入れ先
出しメモリ４のコンテンッ若しくは保有情報，プロセッ
サがリクエストするインストラクションのタイプ及びそ
のアドレス並びに外部メモリへリクエストするインスト
ラクションタイプに応じて、インストラクションをメモ
リバッファに書込み，メモリバッファからプロセッサへ
読出す６ 第２図にはディジタルシグナルプロセッサに適用される
本実施例のメモリバソファの詳細ブロック図が示される
．同図に示されるメモリバッファの構造は第２図に示さ
れる通りであって、同図の実線はデータ／アドレス情報
を伝達する信号線もしくはバスを示し、点線は制御信号
線を示す。同図に示されるメモリバッファの主要構成要
素は、キャッシュメモリ２０、先入れ先出しメモリ２２
、バイパス２４、ブリフェッチシーケンサ２６、プログ
ラムシーケンサ２８、アドレスオフセットレジスタ３０
、フラッシングロジック回路３２、ブリフェッチシーケ
ンサインストラクションタイプデコーダ３４，及びプロ
グラムシーケンサインストラクションタイプデコーダ３
６である。
キャッシュメモリ２０は、前述と同様に各ＮビットでＭ
ワードを格納する複数のメモリエレメントで構成されて
いる。また、該当するメモリアドレスにおける格納情報
の有効性を指示するタグピットが追加されている。例え
ば、Ｍ＝１２８．Ｎ＝１６とすると、キャッシュメモリ
２０は１ワード１６ビットと１ビットのタグビットのペ
アを１２８個格納可能にされる。
先入れ先出しメモリ２２は、前述と同様に各Ｌビットで
Ｋワードを格納する複数のメモリエレメントで構成され
ている．先入れ先出しメモリ２２のワード数は一般的に
少ない。
ブリフェッチシーケンサ２６は、ブリフェッチシーケン
サロジック３８、ブリフェッチカウンタ４０、及びブリ
フェッチスタック４２によって構成される．プログラム
シーケンサ２８は、プログラムシーケンサロジック４４
、プログラムカウンタ４６、及びプログラムスタック４
８によって構成される。ブリフェッシーケンサ２６及び
プログラムシーケンサ２８は，特に制限されないが，標
準的な論理回路、カウンタ、フリップフロツプなどの各
種順序回路や組合せ回路又はシーケンシャルロジック回
路によって構成することができる。
ブリフェッチシーケンサインストラクションタイプデコ
ーダ３４は外部メモリから送られてくるインストラクシ
ョンをチェックし、同情報をブリフェッチシーケンサ２
６へ送る．プログラムシーケンサインストラクションタ
イプデコーダ３６はプロセッサがリクエストするインス
トラクションをチェックし、同情報をプログラムシーケ
ンサ２８へ送る．アドレスオフセットレジスタ３ｏは、
キャッシュメモリ２０のアドレスのレンジ内の外部メモ
リ５０の実アドレスを追跡するための演算器である．ア
ドレスオフセットレジスタ３ｏは，キャッシュメモリ２
ｏ内の第１アドレスを指定するアドレスを外部メモリ５
０がら受け、続いて同アドレスにＮを加える．これに原
アドレスを加えたものがキャッシュメモリ２０のレンジ
になる．この情報レンジがブリフェッチシーケンサ２６
とプログラムシーケンサ２８へ送られる．フラッシング
ロジック回略３２は，ブリフェッチシーケンサ２６から
制御信号を受け、キャッシュメモリ２０と先入れ先出し
メモリ２２へ送り，特定の条件で両メモリをクリア若し
くはフラッシングする．第２図，そして外部メモリから
のブリフェッチ制御並びにプログラム制御のフローチャ
ートを示す第３図を参照しなからディジタル信号処理プ
ロセスについて説明する． ブリフェッチシーケンサ２６の働きによってキャッシュ
メモリ２０、先入れ先出しメモリ２２、バイパス２４に
おけるインストラクシ目ンの読出し／書込みが行われる
．また、ブリフェッチシーケンサ２６の働きによって外
部メモリ５０へアドレスが転送され，外部メモリ５０と
の間で情報が送受される．プログラムシーケンサ２８は
、キャッシュメモリ２０，先入れ先出しメモリ２２、バ
イパス２４から情報を取り出し、これをプロセッサのイ
ンストラクションデコーダなどに与える。
プリフェッチシーケンサ２６は、外部メモリ５０から送
られてくる反復インストラクションがキャッシュメモリ
２ｏのレンジ内であってもキャッシュメモリ２０に存在
しないことを検出すればキャッシュメモリ２０にインス
トラクションを書き込む．即ち、プリフェッチシーケン
サ２６は、アドレスオフセットレジスタ３０から送られ
てくるデータをチェックし、反復インストラクションの
アドレスがキャッシュメモリ２ｏのアドレスのレンジ内
であるかどうかをチェックする．同インストラクション
のアドレスがキャッシュメモリ２０のレンジ内であれば
ブリフェッチシーケンサ２６はキャッシュメモリ２０内
の所要反復インストラクシゴンのアドレスに係るタグピ
ットをチェックし，同タグピットが有効であるかどうか
をチェックする．タグピットが有効でなければ（例えば
タグピット＝０）、ブリフエツチシーケンサ２６は外部
メモリ５０から送られてくる反復インストラクションを
キャッシュメモリ２０に書き込む指示を出す．プリフェ
ッシーケンサ２６はまたキャッシュメモリ２０において
タグピットをセットし、キャッシュメモリ２０のこのメ
モリ位置に有効データが存在していることを指示する。
一方、タグピットが有効であれば（例えばタグピット＝
１）、ブリフェッチシーケンサ２６は外部メモリ５０か
ら送られてくるインストラクションのフェッチをぬかす
。また、ブリフェッチシーケンサ２６は、キャッシュメ
モリ２０からフェッチされるインストラクションである
か外部メモリ５０からフエッチされるインストラクショ
ンであるかの別に関係なくフェッチした全てのインスト
ラクシ五ンをデコードする。このようにしてブリフェッ
チシーケンサ２６はプログラｌ１シーケンサ２８とは無
関係にプログラムフローを追跡する．ブリフエッチシー
ケンサ２６がキャッシュメモリ２０の書込み或いは読出
しを行っているときにプログラムシーケンサ２８はキャ
ッシュメモリ２０の保有情報を読出し、その反復インス
トラクションをチェックする．具体的には、インストラ
クションアドレスがキャッシュメモリ２０のアドレスレ
ンジ内であって、タグピットが有効であれば、プログラ
ムシーケンサ２８はキャッシュメモリ２０を読出し制御
する。
以上の構造並びに動作原理の説明により、デュアルポー
トを持つキャッシュメモリ２０は反復インスｌ・ラクシ
ョンを供給する働きが非常に優れており、プロセッサの
反復インストラクションの実行機能を向上させる。但し
、プロセッサの反復インストラクションの実行機能のレ
ベルに応じて単一ポート型のキャッシュメモリとしたり
、マルチポートを有するキャッシュメモリとすることも
できる． 同様にキャッシュメモリ２０は反復インストラクション
をバッファリングし，先入れ先出しメモリ２２は非反復
インストラクションをバクファリングする．先入れ先出
しメモリ２２は，外部メモリ５０側のブリフェッチシー
ケンサ２６によって書込むことができ、またプロセッサ
側のプログラムシーケンサ２８で読出すことができる．
インストラクションのアドレスがキャッシュメモリ２２
のアドレスレンジ外であって先入れ先出しメモリ２２が
満杯になっていなければ、ブリフェッチシーケンサ２６
は先入れ先出しメモリ２２に書き込む。この先入れ先出
しメモリ２２への書込みは、実行ユニットが外部メモリ
５０から次のインストラクションをリクエストしないと
いう条件で行われる．この条件は直接フェッチというこ
とになる．例えば、プログラムシーケンサインストラク
ションタイプデコーダ３６から送られてくるデータに基
づいてプログラムシーケンサ２８が認識する条件付きジ
ャンプインストラクシミンによってリクエストされたイ
ンストラクシＪンが外部メモリ５０からバイパス２４を
介してプロセッサの実行ユニットに直接フェッチされる
．インストラクションのアドレスがキャッシュメモリ２
０のアドレスレンジ外であって先入れ先出しメモリ２２
が空になっておらず、先行インストラクションがキャッ
シュメモリ２０のアドレスレンジ外であれば、プログラ
ムシーケンサ２８は先入れ先出しメモリ２２を読出し制
御する。但し先入れ先出しメモリ２２が空になっていれ
ば、プロセッサは外部メモリ５０からバイパス２４を介
してインストラクションを直接フェッチする。
大半の時間はキャッシュメモリ２０と先入れ先出しメモ
リ２２を用いてメモリバッファへインストラクションを
書込み、メモリバッファからプロセッサへインストラク
ションを読出すが、プロセッサが外部メモリ５０からバ
イパス２４を介してインストラクションを直接フェッチ
するための条件は次に示す３通りである．第１の条件と
して、ブリフェッチシーケンサ２６は条件付きインスト
ラクションの条件つき実行を前もってチェックすること
ができず、条件が満たされいないものとみなす故、条件
が満たされれば条件付きインストラクションは外部メモ
リ５０からバイパス２４を介して直接フェッチしなけれ
ばならない。第２の条件として，キャッシュメモリ２０
のアドレスレンジ内であるが、キャッシュメモリ２ｏに
存在しておらず（タグピット二〇），またブリフェッチ
カウンタ４０によって指定されないインストラクシヨン
はそのアドレスのインストラクションに等しくなく、プ
ロセッサは外部メモリ５０からバイパス２４を介してイ
ンストラクションを直接フェッチする．この場合はまた
、次の反復実行用にインストラクションをセービングす
べくインストラクションはキャッシュメモリ２０に書き
込まれる．第３の条件として、インストラクションがキ
ャッシュメモリ２０のアドレスレンジ外であって、先入
れ先出しメモリ２２が空になっており、ブリフエツチカ
ウンタ４０がインストラクションアドレスに等しくなけ
れば、プロセッサはやはり外部メモリ５０からバイパス
２４を介してインストラクションを直接フェッチする， プログラムシーケンサ２８のプログラムカウンタ２６及
びプリフェッチシーケンサ２６のブリフェッチカウンタ
４０がアドレスオフセットレジスタ３ｏ、ブリフェッチ
シーケンサロジック３８，並びにプログラムシーケンサ
ロジック４４とｂｅし，任意のタイミングで有効アドレ
スをチェックする．一般的にはキャッシュメモリ２０及
び先入れ先出しメモリ２２よりもはるかに大きな外部メ
モリ５０の一部分をキャッシュメモリ２０及び先入れ先
出しメモリ２２ヘマッピングしなければならない故にそ
のオペレーションが必要になる。したがって、ブリフェ
ッチカウンタ４０の有効アドレスとプログラムカウンタ
４６の有効アドレスは夫々別個にチェックされ、ブリフ
エツチカウンタ４０とプログラムカウンタ４６は各々別
個に動作され、メモリバッファの性能に寄与する．また
、第２図並びに上記説明から，ブリフェッチシーケンサ
２６及びプログラムシーケンサ２８が制御信号によって
複数のマルチプレクサもしくはデマルチプレクサのよう
な選択スイッチ回路５２〜５４を制御し、外部メモリ５
０，キャッシュメモリ２２、先入れ先出しメモリ２６，
及びバイパス２４にアクセスすることがわかる． また、インストラクションがキャッシュメモリ２０及び
先入れ先出しメモリ２２に書き込まれ、そこから読出さ
れるだけでなく、特定の条件が整えばフラッシングロジ
ック回路３２によってキャッシュメモリ２０及び先入れ
先出しメモリ２２がクリア若しくはフラッシングれる．
具体的には、フラッシングロジック回路３２は、プロセ
ッサがリクエストする反復ループインストラクションの
ターゲットアドレスがキャッシュメモリ２０のアドレス
レンジ外であることを確認すれば、アドレスオフセット
レジスタ３０を新しい内容にし、キャッシュメモリ２０
の全ワードのタグピットをリセットして無効にする（タ
グピット＝０）ことによって、キャッシュメモリ２０を
クリア若しくはフラッシングする．先入れ先出しメモリ
２２は，条件付きインストラクションの発生中など、バ
イパス２４の使用中にフラッシングされる．上記実施例
によれば，ディジタルシグナルプロセッサに含まれるメ
モリバッファは．高価な大量のコンポーネントを必要と
することなく外部メモリに格納されているインストラク
ション並びにデータを迅速にアクセスすることができる
。そして、このメモリバッファは，比較的少数の個別回
路を利用し、また、１チップ型の超大規模集積回路に採
用して簡単に構成もしくは実施することができる． 以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが、本発明はそれに限定されるもので
はなく、その要旨を逸脱しない範囲において種々変更す
ることができる．例えば複数個のキャッシュメモリ、ア
ドレスオフセットレジスタ並びに゜先入れ先出しメモリ
を用いることによって速度そして処理能力を高くし、ま
た、キャッシュメモリ，先入れ先出しメモリのフラッシ
ング待ち状態でインストラクションフエッチの停止を防
止することができる．また、それほど高い処理能力を必
要としない場合は、バイパス２４を省き、キャッシュメ
モリ及び先入れ先出しメモリからインストラクションを
読出すようにしてもよい． 以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるディジタルシグナル
プロセッサに適用した場合について説明したが、本発明
はそれに限定されるものではなく、マイクロコンピュー
タなど各種データ処理用論理ＬＳＩや単体のメモリバソ
ファとしても広く適用することができる。
〔発明の効果〕
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。
すなわち、反復ループインストラクションのように反復
的に利用されるような情報をバツファリングするキャッ
シュメモリ、非反復ループインストラクションのような
非反復的に利用されるような情報をバッファリングする
先入れ先出しメモリ、そして条件付きジャンプインスト
ラクシ目ンのような例外的に利用されるような情報のた
めの直通データ伝送路を備え，メモリバッファの内部状
態やバッファリングすべき情報の種別などを表し若しく
は反映するインディシア情報に基づいてそれらバッファ
リングの経路を最適化選択制御するから、プロセッサは
その動作上必要な低速外部メモリ上の情報を，その動作
手順に応じて効率的にさらには高速に受け取ることがで
きるという効果がある． これにより、反復プログラムループ、非反復インストラ
クションシーケンス、及び条件付きジャンプもしくはブ
ランチを有効に処理することができる．このことは，プ
ログラムフローを予測しながら各種インストラクション
を能率的にパッファリング可能になるという効果をもた
らす．また，キャッシュメモリや先入れ先出しメモリを
初期化もしくはクリアする処理を上記インディシア情報
に従って行うことにより、プロセッサの動作手順に応じ
て、反復ループインストラクションのアドレスレンジが
変わった場合の対処，そしてブランチなどによってプロ
グラムフローが変更になったとき既にバッファリングさ
れていて不要になる非反復ループインストラクションな
どの更新処理への対応が組織化されて容易になる．キャ
ッシュメモリにデュアルポートＲＡＭを利用することに
より、外部メモリ側とプロセッサ側からの並列的なアク
セス可能になり，処理効率が一層向上する． また、インディシア情報として外部メモリから送られて
くるインストラクションタイプ、前記キャッシュメモリ
に割り当てられているアドレスのレンジ，及び前記キャ
ッシュメモリ並びに先入れ先出しメモリの保有情報など
を採用することにより、バッファリングのための特別な
制御情報を付加しなくても済む． また、キャッシュメモリや先入れ先出しメモリのクリア
もしくはフラッシング待ちの状態でインストラクション
フェッチなどの情報転送が停止されてもよい場合に直通
データ伝送路を省けば，プロセッサもしくはその応用シ
ステムに要求される処理能力に応じたメモリバッファを
得ることができる。
このようなメモリバッファを１チップ型のマイクロコン
ピュータのような単一集積回路チップと同一の半導体基
板上に搭載することにより、メモリバッファとプロセッ
サとの間での情報転送速度が一層向上する．
【図面の簡単な説明】
第１図は本発明の一実施例に係るメモリバッファの基本
的な構成ブロック図、 第２図はディジタルシグナルプロセッサに適用されるメ
モリパソファの一実施例ブロック図、第３図は外部フェ
ッチ並びにプログラムコントロールの一例フローチャー
トである。 ２・・・キャッシュメモリ、４・・・先入れ先出しメモ
リ、１０・・・バイパス経路、１２・・・制御ロジック
、２０・・・キャッシュメモリ、２２・・・先入れ先出
しメモリ、２４・・・バイパス、２６・・・ブリフェッ
チシーケンサ，２８・・・プログラムシーケンサ、３０
・・・アドレスオフセットレジスタ、３２・・・フラッ
シングロジック回路、３４・・・ブリフェッチシーケン
サインストラクションタイプデコーダ，３６・・・プロ
グラムシーケンサインストラクションタイプデコーダ、
３８・・・ブリフェッチシーケンサロジック、４０・・
・ブリフェッチカウンタ、４４・・・プログラムシーケ
ンサロジック、４６・・・プログラムカウンタ、５０・
・・外部メモリ。

Claims (1)

  1. 【特許請求の範囲】 １、相対的に低アクセス速度の複数のメモリエレメント
    で構成されている外部メモリから相対的に高速度で機能
    するプロセッサへデータをバッファリングするメモリバ
    ッファであって、 相対的に高アクセス速度の複数のメモリエレメントで構
    成される少なくとも１個のキャッシュメモリと、 相対的に高アクセス速度のメモリエレメントで構成され
    ていて、前記キャッシュメモリよりも記憶容量の小さな
    少なくとも１個の先入れ先出しメモリと、 少なくとも１個の直通データ伝送路と、 第１制御信号に応じて前記外部メモリから、前記キャッ
    シュメモリ、先入れ先出しメモリ、直通データ伝送路の
    内の一つにデータを書き込む手段と、 第２制御信号に応じて前記キャッシュメモリ、先入れ先
    出しメモリ、直通データ伝送路の内の一つからプロセッ
    サへデータを読出す手段と、複数のインディシア情報の
    夫々の状態を検出し、各インディシア情報の状態に応じ
    て前記第１、第２制御信号を発生する制御手段と、 を含んで成るメモリバッファ。 ２、前記各インディシア情報の所定の状態に応じて前記
    キャッシュメモリ及び先入れ先出しメモリの記憶情報を
    クリアもしくはフラッシングする手段を設けた 請求項１記載のメモリバッファ。 ３、前記キャッシュメモリはデュアルポートを持つもの
    である 請求項１記載のメモリバッファ。 ４、前記インディシア情報は、外部メモリから送られて
    くるインストラクションタイプ、前記キャッシュメモリ
    に割り当てられているアドレスのレンジ、及び前記キャ
    ッシュメモリ並びに先入れ先出しメモリの保有情報であ
    る 請求項１記載のメモリバッファ。 ５、相対的に低アクセス速度の複数のメモリエレメント
    で構成されている外部メモリから相対的に高速度で機能
    するプロセッサへデータをバッファリングするメモリバ
    ッファであって、 相対的に高アクセス速度の複数のメモリエレメントで構
    成される少なくとも１個のキャッシュメモリと、 相対的に高アクセス速度のメモリエレメントで構成され
    ていて、前記キャッシュメモリよりも記憶容量の小さな
    少なくとも１個の先入れ先出しメモリと、 第１制御信号に応じて前記外部メモリから、前記キャッ
    シュメモリ、先入れ先出しメモリの内の一つにデータを
    書き込む手段と、 第２制御信号に応じて前記キャッシュメモリ、先入れ先
    出しメモリの内の一つからプロセッサへデータを読出す
    手段と、 複数のインディシア情報の夫々の状態を検出し、各イン
    ディシア情報の状態に応じて前記第１、第２制御信号を
    発生する制御手段と、 を含んで成るメモリバッファ。 ６、前記各インディシア情報の所定の状態に応じて前記
    キャッシュメモリ及び先入れ先出しメモリの記憶情報を
    クリアもしくはフラッシングする手段を設けた 請求項５記載のメモリバッファ。 ７、前記キャッシュメモリはデュアルポートを持つもの
    である 請求項５記載のメモリバッファ。 ８、前記インディシア情報は、外部メモリから送られて
    くるインストラクションタイプ、前記キャッシュメモリ
    に割り当てられているされているアドレスのレンジ、及
    び前記キャッシュメモリ並びに先入れ先出しメモリの保
    有情報である請求項５記載のメモリバッファ。 ９、マイクロコンピュータに含まれて成るものである請
    求項１乃至８の何れか１項記載のメモリバッファ。
JP2029389A 1989-02-08 1990-02-08 メモリバッファ Pending JPH02236651A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US30813989A 1989-02-08 1989-02-08
US308139 1989-02-08

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KR (1) KR900013514A (ja)

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Publication number Publication date
KR900013514A (ko) 1990-09-06
EP0382396A3 (en) 1991-11-27
EP0382396A2 (en) 1990-08-16

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