JPH0520123U - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【目的】 ディジタル回路を形成する半導体集積回路に
おいて、データ信号入力とクロック信号入力のタイミン
グ関係に柔軟性を持たせる。 【構成】 本発明の半導体集積回路は、データ入力端子
５１、クロック入力端子５２、入力クロック制御端子５
３、出力クロック制御端子５４、データ出力端子５５お
よびクロック出力端子５６に対応して、入力バッファ１
および３と、フリップフロップ回路を含む複数のレジス
タ４〜７と、ＥＸＯＲ回路２および８と、出力バッファ
９および１０とを備えて構成されており、データ信号１
０１の入力に対応する入力クロック信号、およびデータ
信号１０７の出力に対応する出力クロック信号の極性
を、外部制御を介して反転させることにより、インター
フェース条件の変更等によるデータ信号とクロック信号
間のタイミング変更に対しても、柔軟に対応することが
できる。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は半導体集積回路に関し、特にシステムクロックに同期動作する入出力 インターフェイスを有する半導体集積回路に関する。

【０００２】

【従来の技術】

従来の、この種の半導体集積回路においては、データ信号入力の二つの変化点 の中間のタイミングにおいてデータの取込みが行われている。これは、半導体集 積回路の外部および内部におけるデータ信号とクロック信号の遅延時間のバラツ キにより、データ信号の変化点付近において生ずる不確定データの取込みを回避 するためである。

【０００３】 図４は、従来の、この種の半導体集積回路の一例を示すブロック図である。図 ４に示されるように、本従来例は、データ入力端子６４、クロック入力端子６５ およびデータ出力端子６６に対応して、入力バッファ２３および２４、インバー タ２５、フリップフロップ回路を含む複数のレジスタ２６〜２８、および出力バ ッファ２９等を備えて構成されている。このように、クロック信号の立上りエッ ジにおいてデータ信号をラッチするフリップフロップ回路を、当該データ信号入 力のラッチ回路として用いる場合には、図３において、クロック信号の立上りエ ッジとデータ信号の変化点が同期して入力されるインターフェース条件であれば 、入力されるクロック信号を反転するインバータ２５を用いて、データ信号入力 の変化点中央付近においてラッチすることが行われている。

【０００４】

【考案が解決しようとする課題】

上述した従来の半導体集積回路においては、データ信号入力とクロック信号入 力のタイミング関係は、常時固定されていることが必要であり、このために、当 該半導体集積回路設計の初期段階において、データ信号とクロック信号とのタイ ミング関係を確定しておくことが必要になるという設計上の欠点があり、また、 インターフェース条件の変更等により、データ信号入力とクロック信号入力との タイミング関係が適切でないような場合には、当該タイミング関係を調整するた めに、半導体集積回路の外部に、そのクロック信号を反転させるインバータ、お よびデータ信号をリタイミングするためのフリップフロップ回路等を含む付加回 路を必要とするという欠点がある。

【０００５】

【課題を解決するための手段】

本考案の半導体集積回路は、外部からのクロック信号入力と、このクロック信 号入力に同期したデータ信号入力ならびにデータ信号出力を入出力インターフェ ースとし、前記データ信号入力ラッチ用のフリップフロップ回路より成るレジス タを、複数個縦続接続してディジタル回路を形成する半導体集積回路において、 前記クロック信号入力ならびに所定の入力クロック制御信号を受けて、前記クロ ック信号の極性を反転させた反転クロック信号を出力し、前記フリップフロップ 回路の内、少なくとも最終段のフリップフロップ回路を除くフリップフロップ回 路に対して供給する第１のＥＸＯＲ回路と、前記反転クロック信号ならびに所定 の出力クロック制御信号を受けて、当該反転クロック信号の極性を再度反転させ た再反転クロック信号を出力し、前記フリップフロップ回路の内の最終段のフリ ップフロップ回路に対して供給する第２のＥＸＯＲ回路と、を少なくとも備えて 構成される。

【０００６】

【実施例】

次に、本考案について図面を参照して説明する。

【０００７】 図１は本考案の第１の実施例を示すブロック図である。図１に示されるように 、本実施例は、データ入力端子５１、クロック入力端子５２、入力クロック制御 端子５３、出力クロック制御端子５４、データ出力端子５５およびクロック出力 端子５６に対応して、入力バッファ１および３と、フリップフロップ回路を含む 複数のレジスタ４〜７と、ＥＸＯＲ回路２および８と、出力バッファ９および１ ０とを備えて構成される。また、図２（ａ）および（ｂ）に示されるのは、それ ぞれ、データ信号入力とクロック信号入力の立上りのタイミングが一致する場合 と、同じく前記両信号の立下りが一致する場合における各信号のタイミング図で ある。

【０００８】 図１において、レジスタ４〜７は、入力されるクロック信号の立上りエッジに おいてデータ信号をラッチして出力するタイプのフリップフロップ回路により形 成されるレジスタである。従って、データ入力端子５１より、入力バッファ１を 介してレジスタ４に入力されるデータ信号１０１に対しては、クロック入力端子 ５２より入力されるクロック信号１０２が、ＥＸＯＲ回路２を介してレジスタ４ に供給されるクロック信号１０４の立上りエッジが、前記データ信号１０１の変 化点の中間付近であることが必要条件となる。

【０００９】 今、図２（ａ）に見られるように、データ入力端子５１およびクロック入力端 子５２より、それぞれデータ信号１０１およびクロック信号１０２が、立上りの タイミングが一致する状態において入力された場合には、入力クロック制御端子 ５３から入力される入力クロック制御信号１０３を“Ｈ”レベルに固定すること により、ＥＸＯＲ回路２から出力されるクロック信号は、クロック信号１０２の 極性が反転された反転クロック信号１０４として出力され、レジスタ４、５、… …、６に入力される。これにより、図２（ａ）に示されるように、レジスタ４に 入力される反転クロック信号１０４は、その立上りエッジがデータ信号１０１の 変化点の中間付近に生ずるタイミング関係となり、従って、適切なタイミングに おいてデータ信号１０１に対するラッチが行われる。

【００１０】 ＥＸＯＲ回路２から出力される反転クロック信号１０４は、同時に縦続接続さ れるレジスタ５、……、６に対しても入力されるが、データ出力端子５５より出 力されるデータ信号１０７の変化点を、クロック入力端子５２より入力されるク ロック信号１０２の立上りエッジに一致させるために、出力クロック制御端子５ ４から入力される出力クロック制御信号１０５を“Ｈ”レベルとし、ＥＸＯＲ回 路８を介して反転クロック信号１０４を再度反転させ、最終段のレジスタ７に供 給して動作させている また、出力クロック制御端子５４から入力される出力クロック制御信号１０５ を“Ｌ”レベルにすることにより、データ出力端子１０７より出力されるデータ 信号１０７のタイミングを、半クロック周期分ずらせることができる。

【００１１】 図２（ｂ）に示されるのは、データ信号１０１の変化点が、クロック信号１０ ２の立下りエッジと一致して入力される場合における各信号のタイミング図であ るが、入力クロック制御端子５３から入力される入力クロック制御信号１０３を “Ｌ”レベルとし、出力クロック制御端子５４から入力される出力クロック制御 信号１０５を“Ｈ”レベルとすることにより、データ入力端子５１より入力され るデータ信号１０１は適切なタイミングにおいてラッチされ、且つまた、データ 出力端子５５より出力されるデータ信号１０７も、クロック信号１０２に対して 、半クロック周期ずれることなく出力されることが分る。

【００１２】 次に、図３は本考案の第２の実施例を示すブロック図である。図３に示される ように、本実施例は、データ入力端子５７、クロック入力端子５８、入力クロッ ク制御端子５９、出力クロック制御端子６０、データ出力端子６１およびクロッ ク出力端子６２に対応して、入力バッファ１１〜１４と、ＥＸＯＲ回路１５およ び２０と、フリップフロップ回路を含む複数のレジスタ１６〜１９と、出力バッ ファ２１および２２とを備えて構成される。

【００１３】 図３により明らかなように、本実施例の第１の実施例との相違点は、クロック 入力端子５８および入力クロック制御端子５９に対応して、それぞれ新たに入力 バッファ１２および１３が付加され、ＥＸＯＲ回路１５を内部回路に設けること により、初段のレジスタ１６に対してのみ、ＥＸＯＲ回路１５を介して反転され たクロック信号を供給していることである。それ以外の回路構成については、前 述の第１の実施例と全く同様であり、その基本的動作も同様である。

【００１４】

【考案の効果】 以上説明したように、本考案は、データ信号入力に対応する入力クロック信号 ならびにデータ信号出力に対応する出力クロック信号の極性を外部制御を介して 反転させることにより、当該半導体集積回路の外部に、クロック信号入力のタイ ミング調整用回路を付加する必要がなく、またインターフェース条件の変更等に よるデータ信号とクロック信号間のタイミング変更に対しても、柔軟に対応する ことができるという効果がある。

【図面の簡単な説明】

【図１】本考案の第１の実施例を示すブロック図であ
る。

【図２】第１の実施例の動作を示す動作波形図である。

【図３】本考案の第２の実施例を示すブロック図であ
る。

【図４】従来例を示すブロック図である。

【符号の説明】

１、３、１１〜１４、２３、２４ 入力バッファ ２、８、１５、２０ ＥＸＯＲ回路 ４〜７、１６〜１９、２６〜２８ レジスタ ９、１０、２１、２２、２９ 出力バッファ ２５ インバータ

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 外部からのクロック信号入力と、このク
   ロック信号入力に同期したデータ信号入力ならびにデー
   タ信号出力を入出力インターフェースとし、前記データ
   信号入力ラッチ用のフリップフロップ回路より成るレジ
   スタを、復数個縦続接続してディジタル回路を形成する
   半導体集積回路において、 前記クロック信号入力ならびに所定の入力クロック制御
   信号を受けて、前記クロック信号の極性を反転させた反
   転クロック信号を出力し、前記フリップフロップ回路の
   内、少なくとも最終段のフリップフロップ回路を除くフ
   リップフロップ回路に対して供給する第１のＥＸＯＲ回
   路と、 前記反転クロック信号ならびに所定の出力クロック制御
   信号を受けて、当該反転クロック信号の極性を再度反転
   させた再反転クロック信号を出力し、前記フリップフロ
   ップ回路の内の最終段のフリップフロップ回路に対して
   のみ供給する第２のＥＸＯＲ回路と、 を少なくとも備えることを特徴とする半導体集積回路。