JPH08274593A - Ｄフリップフロップ - Google Patents
ＤフリップフロップInfo
- Publication number
- JPH08274593A JPH08274593A JP7073971A JP7397195A JPH08274593A JP H08274593 A JPH08274593 A JP H08274593A JP 7073971 A JP7073971 A JP 7073971A JP 7397195 A JP7397195 A JP 7397195A JP H08274593 A JPH08274593 A JP H08274593A
- Authority
- JP
- Japan
- Prior art keywords
- clock signal
- output
- transmission gate
- multiplexer
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 230000005540 biological transmission Effects 0.000 claims abstract description 34
- 230000000630 rising effect Effects 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 5
- 230000001360 synchronised effect Effects 0.000 description 3
- 210000004899 c-terminal region Anatomy 0.000 description 2
- 238000010276 construction Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000013341 scale-up Methods 0.000 description 2
- 239000002131 composite material Substances 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】 消費電流を低減し、低消費電力型のＤフリッ
プフロップを実現する。 【構成】 Ｌ端子に信号ＤＩＮを入力し、Ｃ端子にクロ
ック信号ＣＫを入力して、その立ち上がりに同期して動
作する第１ラッチ回路１と、第１ラッチ回路１と同様に
Ｌ端子に信号ＤＩＮを入力し、Ｃ端子にクロック信号Ｃ
Ｋを入力して、その立ち下がりに同期して動作する第２
ラッチ回路２とを設け、第１と第２のラッチ回路１，２
の出力ＱＡ，ＱＢを、マルチプレクサによって、クロッ
ク信号ＣＫに応じて選択的に出力するよう構成する。ま
た、このマルチプレクサとしては、第１及び第２のラッ
チ回路１，２の出力を各々入力し、出力がワイヤードＯ
Ｒ接続されると共に、クロック信号ＣＫの反対のタイミ
ングで各々オンオフする第１及び第２のトランスミッシ
ョンゲート１５，１６で構成する。
プフロップを実現する。 【構成】 Ｌ端子に信号ＤＩＮを入力し、Ｃ端子にクロ
ック信号ＣＫを入力して、その立ち上がりに同期して動
作する第１ラッチ回路１と、第１ラッチ回路１と同様に
Ｌ端子に信号ＤＩＮを入力し、Ｃ端子にクロック信号Ｃ
Ｋを入力して、その立ち下がりに同期して動作する第２
ラッチ回路２とを設け、第１と第２のラッチ回路１，２
の出力ＱＡ，ＱＢを、マルチプレクサによって、クロッ
ク信号ＣＫに応じて選択的に出力するよう構成する。ま
た、このマルチプレクサとしては、第１及び第２のラッ
チ回路１，２の出力を各々入力し、出力がワイヤードＯ
Ｒ接続されると共に、クロック信号ＣＫの反対のタイミ
ングで各々オンオフする第１及び第２のトランスミッシ
ョンゲート１５，１６で構成する。
Description
【０００１】
【産業上の利用分野】本発明は、低消費電力のＣＭＯＳ
デジタル回路システムに好適なＤフリップフロップに関
する。
デジタル回路システムに好適なＤフリップフロップに関
する。
【０００２】
【従来の技術】近年、ＬＳＩの大規模化が一段と進みつ
つあるが、このような大規模ＬＳＩにおいては、一般
に、同一クロックに同期して全てのシステムが動作する
同期式回路構成が採用されている。そして、同期式回路
では、通常、図４に示すようなＤフリップフロップを同
一クロックラインに多数接続し、これらＤフリップフロ
ップ間に種々の組み合わせ回路を配置するような構成と
なる。
つあるが、このような大規模ＬＳＩにおいては、一般
に、同一クロックに同期して全てのシステムが動作する
同期式回路構成が採用されている。そして、同期式回路
では、通常、図４に示すようなＤフリップフロップを同
一クロックラインに多数接続し、これらＤフリップフロ
ップ間に種々の組み合わせ回路を配置するような構成と
なる。
【０００３】図４に示すＤフリップフロップは最も一般
的な構成であって、図５のタイミングチャートに示すよ
うに、クロック信号ＣＬの立ち上がりに同期してＤ端子
に入力された信号ＤＩＮを取り込み、出力信号Ｑはクロ
ック信号ＣＬの立ち上がりに同期して変化する。
的な構成であって、図５のタイミングチャートに示すよ
うに、クロック信号ＣＬの立ち上がりに同期してＤ端子
に入力された信号ＤＩＮを取り込み、出力信号Ｑはクロ
ック信号ＣＬの立ち上がりに同期して変化する。
【０００４】
【発明が解決しようとする課題】ＣＭＯＳＬＳＩでは消
費電流Ｉは、Ｉ＝ｆ・Ｃ・Ｖで概算され、ここで、ｆは
動作周波数，Ｃは内部寄生容量，Ｖは電源電圧を表す。
上述したように、同期式回路では、同一クロックライン
に多数のＤフリップフロップが配置されるため、ＬＳＩ
内で最も大きな寄生容量を持つ箇所となり、また、クロ
ック信号の周波数は極めて高い周波数であるため、従っ
て、クロックラインは最も消費電流の大きな箇所とな
る。
費電流Ｉは、Ｉ＝ｆ・Ｃ・Ｖで概算され、ここで、ｆは
動作周波数，Ｃは内部寄生容量，Ｖは電源電圧を表す。
上述したように、同期式回路では、同一クロックライン
に多数のＤフリップフロップが配置されるため、ＬＳＩ
内で最も大きな寄生容量を持つ箇所となり、また、クロ
ック信号の周波数は極めて高い周波数であるため、従っ
て、クロックラインは最も消費電流の大きな箇所とな
る。
【０００５】しかも、最近、画像処理分野においては、
大規模化と高速化がより一層要求され、ＬＳＩの消費電
力の増大が問題になってきており、従って、低消費電力
化が設計上の大きな課題となっている。
大規模化と高速化がより一層要求され、ＬＳＩの消費電
力の増大が問題になってきており、従って、低消費電力
化が設計上の大きな課題となっている。
【０００６】
【課題を解決するための手段】本発明は、共通の信号を
入力端子に入力し一方がクロック信号の立ち上がりに同
期して動作し他方が前記クロック信号の立ち下がりに同
期して動作する第１及び第２のラッチ回路と、前記第１
及び第２のラッチ回路の出力を前記クロック信号に応じ
て選択的に出力するマルチプレクサとにより、Ｄフリッ
プフロップを構成することによって、上記課題を解決す
るものである。
入力端子に入力し一方がクロック信号の立ち上がりに同
期して動作し他方が前記クロック信号の立ち下がりに同
期して動作する第１及び第２のラッチ回路と、前記第１
及び第２のラッチ回路の出力を前記クロック信号に応じ
て選択的に出力するマルチプレクサとにより、Ｄフリッ
プフロップを構成することによって、上記課題を解決す
るものである。
【０００７】また、本発明は、前記マルチプレクサを、
前記第１及び第２のラッチ回路の出力を各々入力し、出
力がワイヤードＯＲ接続されると共に、前記クロック信
号の反対のタイミングで各々オンオフする第１及び第２
のトランスミッションゲートで構成することを特徴とす
る。
前記第１及び第２のラッチ回路の出力を各々入力し、出
力がワイヤードＯＲ接続されると共に、前記クロック信
号の反対のタイミングで各々オンオフする第１及び第２
のトランスミッションゲートで構成することを特徴とす
る。
【０００８】
【作用】本発明では、クロック信号の立ち上がりと立ち
下がりに同期して、入力信号が異なるラッチ回路にラッ
チされ、これらの出力がクロック信号に応じて選択的に
送出されるので、クロック信号として、従来のＤフリッ
プフロップで用いられていた周波数の半分の周波数で動
作するようになる。
下がりに同期して、入力信号が異なるラッチ回路にラッ
チされ、これらの出力がクロック信号に応じて選択的に
送出されるので、クロック信号として、従来のＤフリッ
プフロップで用いられていた周波数の半分の周波数で動
作するようになる。
【０００９】
【実施例】図１は、本発明の実施例の構成を示すブロッ
ク図であり、図２がその具体的構成を示す回路図であ
る。図１に示すように、本発明では、Ｌ端子に信号ＤＩ
Ｎを入力し、Ｃ端子にクロック信号ＣＫを入力して、そ
の立ち上がりに同期して動作する第１ラッチ回路１と、
第１ラッチ回路１と同様にＬ端子に信号ＤＩＮを入力
し、Ｃ端子にクロック信号ＣＫを入力して、その立ち下
がりに同期して動作する第２ラッチ回路２と、第１と第
２のラッチ回路１，２のＱ出力ＱＡ，ＱＢをクロック信
号ＣＫに応じて選択的に出力するマルチプレクサ３とに
よって、Ｄフリップフロップを構成している。
ク図であり、図２がその具体的構成を示す回路図であ
る。図１に示すように、本発明では、Ｌ端子に信号ＤＩ
Ｎを入力し、Ｃ端子にクロック信号ＣＫを入力して、そ
の立ち上がりに同期して動作する第１ラッチ回路１と、
第１ラッチ回路１と同様にＬ端子に信号ＤＩＮを入力
し、Ｃ端子にクロック信号ＣＫを入力して、その立ち下
がりに同期して動作する第２ラッチ回路２と、第１と第
２のラッチ回路１，２のＱ出力ＱＡ，ＱＢをクロック信
号ＣＫに応じて選択的に出力するマルチプレクサ３とに
よって、Ｄフリップフロップを構成している。
【００１０】また、図２に示すように、第１及び第２ラ
ッチ回路１は、回路構成自体は同一であって、入力信号
ＤＩＮが印加される第１インバータ４，１０と、第１イ
ンバータ４，１０の出力が印加される第２インバータ
５，１１と、第１インバータ４，１０の入力とＬ端子６
とを接続する信号ラインに挿入された第１トランスミッ
ションゲート７，１３と、第２インバータ５，１１の出
力と第１インバータ４，１０の入力とを接続する信号ラ
インに挿入された第２トランスミッションゲート８，１
４とからなり、第１ラッチ回路１の第１トランスミッシ
ョンゲート７と第２ラッチ回路２の第２トランスミッシ
ョンゲート１４は、クロック信号ＣＫのＨレベル期間の
みオンし、反対に、第１ラッチ回路１の第２トランスミ
ッションゲート８と第２ラッチ回路２の第１トランスミ
ッションゲート１３は、クロック信号ＣＫのＬレベル期
間のみオンするよう構成されている。
ッチ回路１は、回路構成自体は同一であって、入力信号
ＤＩＮが印加される第１インバータ４，１０と、第１イ
ンバータ４，１０の出力が印加される第２インバータ
５，１１と、第１インバータ４，１０の入力とＬ端子６
とを接続する信号ラインに挿入された第１トランスミッ
ションゲート７，１３と、第２インバータ５，１１の出
力と第１インバータ４，１０の入力とを接続する信号ラ
インに挿入された第２トランスミッションゲート８，１
４とからなり、第１ラッチ回路１の第１トランスミッシ
ョンゲート７と第２ラッチ回路２の第２トランスミッシ
ョンゲート１４は、クロック信号ＣＫのＨレベル期間の
みオンし、反対に、第１ラッチ回路１の第２トランスミ
ッションゲート８と第２ラッチ回路２の第１トランスミ
ッションゲート１３は、クロック信号ＣＫのＬレベル期
間のみオンするよう構成されている。
【００１１】更に、マルチプレクサ３は、第１ラッチ回
路１の出力ＱＡを送出する信号ラインに挿入された第３
トランスミッションゲート１５と、第２ラッチ回路２の
出力ＱＢを送出する信号ラインに挿入された第４トラン
スミッションゲート１６よりなり、これら第３と第４の
トランスミッションゲート１５，１６の出力側は、ワイ
ヤードＯＲ接続されて出力端子１７に結合されている。
そして、トランスミッションゲート１５は、トランスミ
ッションゲート８，１３と同一のタイミングでオンオフ
し、トランスミッションゲート１６は、トランスミッシ
ョンゲート７，１４と同一のタイミングでオンオフする
ようクロック信号が印加されている。反転Ｑ出力は、Ｑ
出力をインバータ１８により反転して生成されている。
路１の出力ＱＡを送出する信号ラインに挿入された第３
トランスミッションゲート１５と、第２ラッチ回路２の
出力ＱＢを送出する信号ラインに挿入された第４トラン
スミッションゲート１６よりなり、これら第３と第４の
トランスミッションゲート１５，１６の出力側は、ワイ
ヤードＯＲ接続されて出力端子１７に結合されている。
そして、トランスミッションゲート１５は、トランスミ
ッションゲート８，１３と同一のタイミングでオンオフ
し、トランスミッションゲート１６は、トランスミッシ
ョンゲート７，１４と同一のタイミングでオンオフする
ようクロック信号が印加されている。反転Ｑ出力は、Ｑ
出力をインバータ１８により反転して生成されている。
【００１２】尚、トランスミッションゲート及びインバ
ータは、各々、ＰチャンネルとＮチャンネルの合計２個
のトランジスタで実現されており、また、マルチプレク
サは複合ゲート等他の構成を用いても良い。以下、図３
のタイミングチャートを参照しながら本実施例の動作を
説明する。まず、ここで使用するクロック信号ＣＫは、
図３アに示すように、図５アの従来例で用いたクロック
信号ＣＬに比べ、その周波数が半分に設定されている。
ータは、各々、ＰチャンネルとＮチャンネルの合計２個
のトランジスタで実現されており、また、マルチプレク
サは複合ゲート等他の構成を用いても良い。以下、図３
のタイミングチャートを参照しながら本実施例の動作を
説明する。まず、ここで使用するクロック信号ＣＫは、
図３アに示すように、図５アの従来例で用いたクロック
信号ＣＬに比べ、その周波数が半分に設定されている。
【００１３】そこで、このクロック信号ＣＫが立ち上が
ると、第１ラッチ回路１では、トランスミッションゲー
ト７がオンし、トランスミッションゲート８がオフする
ため、図３ウに示すように、入力データｎが２個のイン
バータ４，５を介して出力ＱＡとしてそのまま送出され
る。一方、第２ラッチ回路２では、トランスミッション
ゲート１４がオンし、トランスミッションゲート１３が
オフするため、インバータ１０，１１とトランスミッシ
ョンゲート１４よりなる保持ループで保持されている１
つ前のデータｎ−１が、図３エに示すように、出力ＱＢ
として送出される。
ると、第１ラッチ回路１では、トランスミッションゲー
ト７がオンし、トランスミッションゲート８がオフする
ため、図３ウに示すように、入力データｎが２個のイン
バータ４，５を介して出力ＱＡとしてそのまま送出され
る。一方、第２ラッチ回路２では、トランスミッション
ゲート１４がオンし、トランスミッションゲート１３が
オフするため、インバータ１０，１１とトランスミッシ
ョンゲート１４よりなる保持ループで保持されている１
つ前のデータｎ−１が、図３エに示すように、出力ＱＢ
として送出される。
【００１４】また、クロック信号がＨレベルの期間は、
マルチプレクサ３では、トランスミッションゲート１５
がオフし、トランスミッションゲート１６がオンするた
め、出力ＱＢが出力端子１７に送出され、従って、最終
的な出力Ｑは、図３オに示すように１つ前のデータｎ−
１となる。次に、クロック信号ＣＫが立ち下がると、今
度は、第２ラッチ回路２において、トランスミッション
ゲート１３がオンし、トランスミッションゲート１４が
オフするため、図３エに示すように、次の入力データ０
が２個のインバータ４，５を介して出力ＱＢとしてその
まま送出される。一方、第１ラッチ回路１では、トラン
スミッションゲート８がオンし、トランスミッションゲ
ート７がオフするため、インバータ４，５とトランスミ
ッションゲート８よりなる保持ループで保持されている
１つ前のデータｎが、図３ウに示すように、出力ＱＢと
して送出される。
マルチプレクサ３では、トランスミッションゲート１５
がオフし、トランスミッションゲート１６がオンするた
め、出力ＱＢが出力端子１７に送出され、従って、最終
的な出力Ｑは、図３オに示すように１つ前のデータｎ−
１となる。次に、クロック信号ＣＫが立ち下がると、今
度は、第２ラッチ回路２において、トランスミッション
ゲート１３がオンし、トランスミッションゲート１４が
オフするため、図３エに示すように、次の入力データ０
が２個のインバータ４，５を介して出力ＱＢとしてその
まま送出される。一方、第１ラッチ回路１では、トラン
スミッションゲート８がオンし、トランスミッションゲ
ート７がオフするため、インバータ４，５とトランスミ
ッションゲート８よりなる保持ループで保持されている
１つ前のデータｎが、図３ウに示すように、出力ＱＢと
して送出される。
【００１５】そして、クロック信号がＬレベルの期間
は、マルチプレクサ３では、トランスミッションゲート
１５がオンし、トランスミッションゲート１６がオフす
るため、出力ＱＡが出力端子１７に送出され、従って、
最終的な出力Ｑは、図３オに示すように１つ前のデータ
ｎとなる。以降は同様な動作が繰り返され、クロック信
号ＣＫの立ち上がりと立ち下がりの双方に同期して、出
力Ｑは変化する。つまり、図５ウに示す従来のＤフリッ
プフロップと全く同一の動作を行うこととなる。
は、マルチプレクサ３では、トランスミッションゲート
１５がオンし、トランスミッションゲート１６がオフす
るため、出力ＱＡが出力端子１７に送出され、従って、
最終的な出力Ｑは、図３オに示すように１つ前のデータ
ｎとなる。以降は同様な動作が繰り返され、クロック信
号ＣＫの立ち上がりと立ち下がりの双方に同期して、出
力Ｑは変化する。つまり、図５ウに示す従来のＤフリッ
プフロップと全く同一の動作を行うこととなる。
【００１６】以上のように、本実施例では、クロック信
号ＣＫの周波数を従来のクロック信号ＣＬの周波数の半
分に落としても、図４に示す従来例と全く同様の動作を
行う。また、図２に示す回路構成の場合、回路規模の増
加は、従来例に比べトランジスタ６素子となる。
号ＣＫの周波数を従来のクロック信号ＣＬの周波数の半
分に落としても、図４に示す従来例と全く同様の動作を
行う。また、図２に示す回路構成の場合、回路規模の増
加は、従来例に比べトランジスタ６素子となる。
【００１７】
【発明の効果】本発明によれば、使用するクロック周波
数を半減できるので、クロックラインで消費する電流を
半減でき、低消費電力化を実現できる。また、従来のＤ
フリップフロップとの置き換えが簡単になると共に、回
路素子の増加はわずかで済む。
数を半減できるので、クロックラインで消費する電流を
半減でき、低消費電力化を実現できる。また、従来のＤ
フリップフロップとの置き換えが簡単になると共に、回
路素子の増加はわずかで済む。
【図１】本発明の実施例の構成を示すブロック図であ
る。
る。
【図２】実施例の具体構成を示す回路図である。
【図３】実施例の動作を説明するためのタイミングチャ
ートである。
ートである。
【図４】従来の構成を示す回路図である。
【図５】従来例の動作を説明するためのタイミングチャ
ートである。
ートである。
１ 第１ラッチ回路 ２ 第２ラッチ回路 ３ マルチプレクサ ４、１０ 第１インバータ ５、１１ 第２インバータ ６ 入力端子 ７、１３ 第１トランスミッションゲート ８、１４ 第２トランスミッションゲート １５ 第３トランスミッションゲート １６ 第４トランスミッションゲート １７ 出力端子
Claims (2)
- 【請求項１】 共通の信号を入力端子に入力し一方がク
ロック信号の立ち上がりに同期して動作し他方が前記ク
ロック信号の立ち下がりに同期して動作する第１及び第
２のラッチ回路と、前記第１及び第２のラッチ回路の出
力を前記クロック信号に応じて選択的に出力するマルチ
プレクサとよりなることを特徴とするＤフリップフロッ
プ。 - 【請求項２】 前記マルチプレクサは、前記第１及び第
２のラッチ回路の出力を各々入力し、出力がワイヤード
ＯＲ接続されると共に、前記クロック信号の反対のタイ
ミングで各々オンオフする第１及び第２のトランスミッ
ションゲートで構成されたことを特徴とするＤフリップ
フロップ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7073971A JPH08274593A (ja) | 1995-03-30 | 1995-03-30 | Ｄフリップフロップ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7073971A JPH08274593A (ja) | 1995-03-30 | 1995-03-30 | Ｄフリップフロップ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08274593A true JPH08274593A (ja) | 1996-10-18 |
Family
ID=13533489
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7073971A Pending JPH08274593A (ja) | 1995-03-30 | 1995-03-30 | Ｄフリップフロップ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08274593A (ja) |
-
1995
- 1995-03-30 JP JP7073971A patent/JPH08274593A/ja active Pending
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