JPH0520181A - 主記憶制御装置 - Google Patents
主記憶制御装置Info
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- JPH0520181A JPH0520181A JP16997991A JP16997991A JPH0520181A JP H0520181 A JPH0520181 A JP H0520181A JP 16997991 A JP16997991 A JP 16997991A JP 16997991 A JP16997991 A JP 16997991A JP H0520181 A JPH0520181 A JP H0520181A
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- Japan
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- main memory
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- memory
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Abstract
(57)【要約】
【目的】 本発明は、情報処理装置の主記憶を制御する
主記憶制御装置に関するものであり、一種類のＬＳＩで
１ウェイと複数バンク（ウェイ）の主記憶に対応してＬ
ＳＩの開発費用及び工数を削減することを目的とする。 【構成】 アクセスの対象となる主記憶メモリ１０のバ
ンクが予め設定されるバンク設定部１２と、前記主記憶
メモリ１０のウェイ数が予め設定されるウェイ数設定部
１４と、前記主記憶メモリ１０に対するアクセスの要求
を受信するインタフェース監視部１６と、前記バンク設
定部１２及びウェイ数設定部１４の設定内容と前記イン
タフェース監視部１６が受信した要求とに応じて前記主
記憶メモリ１０のアクセス制御を行なうメモリ制御部１
８と、を有する。
主記憶制御装置に関するものであり、一種類のＬＳＩで
１ウェイと複数バンク（ウェイ）の主記憶に対応してＬ
ＳＩの開発費用及び工数を削減することを目的とする。 【構成】 アクセスの対象となる主記憶メモリ１０のバ
ンクが予め設定されるバンク設定部１２と、前記主記憶
メモリ１０のウェイ数が予め設定されるウェイ数設定部
１４と、前記主記憶メモリ１０に対するアクセスの要求
を受信するインタフェース監視部１６と、前記バンク設
定部１２及びウェイ数設定部１４の設定内容と前記イン
タフェース監視部１６が受信した要求とに応じて前記主
記憶メモリ１０のアクセス制御を行なうメモリ制御部１
８と、を有する。
Description
【０００１】
【産業上の利用分野】本発明は、情報処理装置の主記憶
を制御する主記憶制御装置に関するものである。
を制御する主記憶制御装置に関するものである。
【０００２】この種の装置はＬＳＩ化されており、主記
憶メモリとシステムバスなどとの間に挿入される。
憶メモリとシステムバスなどとの間に挿入される。
【０００３】
【従来の技術】図７には第１従来例が示されており、こ
のＬＳＩ７０にはＩＦ（インタフェース）監視部１６，
メモリ制御部１８（２回路），選択信号受信部７２が設
けられている。
のＬＳＩ７０にはＩＦ（インタフェース）監視部１６，
メモリ制御部１８（２回路），選択信号受信部７２が設
けられている。
【０００４】そして、バス側からＩＦ監視部１６にメモ
リアクセスの要求が与えられ、選択信号受信部７２にバ
ンク選択信号が各々与えられると、目的のバンク（ウェ
イ）が対応のメモリ制御部１８によりアクセスされる。
リアクセスの要求が与えられ、選択信号受信部７２にバ
ンク選択信号が各々与えられると、目的のバンク（ウェ
イ）が対応のメモリ制御部１８によりアクセスされる。
【０００５】図８には１ウェイ専用の第２従来例が示さ
れており、このため、そのＬＳＩ７０はＩＦ監視部１６
とメモリ制御部１８とにより構成され、ＩＦ監視部１６
が受信したアクセス要求に応じて１ウェイの主記憶メモ
リがメモリ制御部１８でアクセスされる。
れており、このため、そのＬＳＩ７０はＩＦ監視部１６
とメモリ制御部１８とにより構成され、ＩＦ監視部１６
が受信したアクセス要求に応じて１ウェイの主記憶メモ
リがメモリ制御部１８でアクセスされる。
【０００６】
【発明が解決しようとする課題】従来においては、複数
バンク（ウェイ）の主記憶に対応したＬＳＩ（図７）と
１ウェイの主記憶に対応したＬＳＩ（図８）が用意され
ており、したがって、２種類のＬＳＩが別々に開発され
ている。
バンク（ウェイ）の主記憶に対応したＬＳＩ（図７）と
１ウェイの主記憶に対応したＬＳＩ（図８）が用意され
ており、したがって、２種類のＬＳＩが別々に開発され
ている。
【０００７】ここで、情報処理装置の製造コストを引き
下げることが要望されており、そのためは、主記憶制御
装置（ＬＳＩ）の開発費用，開発工数を削減することが
必要なる。
下げることが要望されており、そのためは、主記憶制御
装置（ＬＳＩ）の開発費用，開発工数を削減することが
必要なる。
【０００８】本発明は上記従来の事情に鑑みてなされた
ものであり、その目的は、開発に要する費用，その工数
を削減して情報処理装置の製造コストを引き下げること
が可能となる装置を提供することにある。
ものであり、その目的は、開発に要する費用，その工数
を削減して情報処理装置の製造コストを引き下げること
が可能となる装置を提供することにある。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明にかかる主記憶制御装置は図１のように構成
されている。
に、本発明にかかる主記憶制御装置は図１のように構成
されている。
【００１０】同図において第１発明の装置は、アクセス
の対象となる主記憶メモリ１０のバンクが予め設定され
るバンク設定部１２と、前記主記憶メモリ１０のウェイ
数が予め設定されるウェイ数設定部１４と、前記主記憶
メモリ１０に対するアクセスの要求を受信するインタフ
ェース監視部１６と、前記バンク設定部１２及びウェイ
数設定部１４の設定内容と前記インタフェース監視部１
６が受信した要求とに応じて前記主記憶メモリ１０のア
クセス制御を行なうメモリ制御部１８と、を有する。
の対象となる主記憶メモリ１０のバンクが予め設定され
るバンク設定部１２と、前記主記憶メモリ１０のウェイ
数が予め設定されるウェイ数設定部１４と、前記主記憶
メモリ１０に対するアクセスの要求を受信するインタフ
ェース監視部１６と、前記バンク設定部１２及びウェイ
数設定部１４の設定内容と前記インタフェース監視部１
６が受信した要求とに応じて前記主記憶メモリ１０のア
クセス制御を行なうメモリ制御部１８と、を有する。
【００１１】また第２発明の装置は、アクセスの対象と
なる主記憶メモリ１０のバンクが予め設定されるバンク
設定部１２と、前記主記憶メモリ１０のウェイ数が予め
設定されるウェイ数設定部１４と、前記主記憶メモリ１
０に対するアクセスの要求を受信するインタフェース監
視部１６と、前記主記憶メモリ（１０）のユニットアド
レスが予め設定されるユニットアドレス設定部２０と、
前記バンク設定部（１２），ウェイ数設定部（１４）及
びユニットアドレス設定部（２０）の設定内容と前記イ
ンタフェース監視部（１６）が受信した要求とに応じて
前記主記憶メモリ（１０）のアクセス制御を行なうメモ
リ制御部（１８）と、を有する。
なる主記憶メモリ１０のバンクが予め設定されるバンク
設定部１２と、前記主記憶メモリ１０のウェイ数が予め
設定されるウェイ数設定部１４と、前記主記憶メモリ１
０に対するアクセスの要求を受信するインタフェース監
視部１６と、前記主記憶メモリ（１０）のユニットアド
レスが予め設定されるユニットアドレス設定部２０と、
前記バンク設定部（１２），ウェイ数設定部（１４）及
びユニットアドレス設定部（２０）の設定内容と前記イ
ンタフェース監視部（１６）が受信した要求とに応じて
前記主記憶メモリ（１０）のアクセス制御を行なうメモ
リ制御部（１８）と、を有する。
【００１２】
【作用】本発明においては、バンク，ウェイ数（ユニッ
トアドレス）の設定後にアクセス要求を受信すると、設
定内容に応じて主記憶メモリ１０のアクセス制御が行な
われるので、それら設定内容で１ウェイ，複数バンク
（ウェイ）の主記憶メモリ１０に対応することが可能と
なる。
トアドレス）の設定後にアクセス要求を受信すると、設
定内容に応じて主記憶メモリ１０のアクセス制御が行な
われるので、それら設定内容で１ウェイ，複数バンク
（ウェイ）の主記憶メモリ１０に対応することが可能と
なる。
【００１３】
【実施例】以下、図面に基づいて本発明にかかる主記憶
制御装置の好適な実施例を説明する。
制御装置の好適な実施例を説明する。
【００１４】図２では第１実施例の全体構成が説明され
ており、同図において、主記憶メモリ１０とバス３０と
の間に複数のＬＳＩ３２（主記憶制御装置を構成）が挿
入されている。
ており、同図において、主記憶メモリ１０とバス３０と
の間に複数のＬＳＩ３２（主記憶制御装置を構成）が挿
入されている。
【００１５】それらのＬＳＩ３２は一対のバンクレジス
タ１２，ウェイレジスタ１４，ＩＦ監視部１６，一対の
メモリ制御部１８で構成されており、ＩＦ監視部１６に
はバス３０からアクセス要求が与えられる。
タ１２，ウェイレジスタ１４，ＩＦ監視部１６，一対の
メモリ制御部１８で構成されており、ＩＦ監視部１６に
はバス３０からアクセス要求が与えられる。
【００１６】メモリ制御部１８においてはＩＦ監視部１
６が受信した要求に従って主記憶メモリ１０のアクセス
が行なわれており、その際にバス３０から与えられたデ
ータが主記憶メモリ１０へ書き込まれ、あるいは主記憶
メモリ１０のデータがバス３０へＩＦ監視部１６を解し
て送出される。
６が受信した要求に従って主記憶メモリ１０のアクセス
が行なわれており、その際にバス３０から与えられたデ
ータが主記憶メモリ１０へ書き込まれ、あるいは主記憶
メモリ１０のデータがバス３０へＩＦ監視部１６を解し
て送出される。
【００１７】またバンクレジスタ１２にはＬＳＩ３２の
制御するバンクが設定され、ウェイレジスタ１４にはＬ
ＳＩ３２の制御するウェイ数が設定される（なお、バン
クレジスタ１２，ウェイレジスタ１４の設定は電源の投
入時に行なわれる）。
制御するバンクが設定され、ウェイレジスタ１４にはＬ
ＳＩ３２の制御するウェイ数が設定される（なお、バン
クレジスタ１２，ウェイレジスタ１４の設定は電源の投
入時に行なわれる）。
【００１８】さらにメモリ制御部１８では主記憶メモリ
１０のアクセス時にバンクレジスタ１２，ウェイレジス
タ１４の設定内容が参照され、これらの設定内容に応じ
て主記憶メモリ１０のアクセス制御が行なわれる。
１０のアクセス時にバンクレジスタ１２，ウェイレジス
タ１４の設定内容が参照され、これらの設定内容に応じ
て主記憶メモリ１０のアクセス制御が行なわれる。
【００１９】その結果、バンクレジスタ１２，ウェイレ
ジスタ１４の設定内容を変更することで、１ウェイ専
用，複数バンク（ウェイ）のものとして主記憶メモリ１
０をアクセスすることが可能となる。
ジスタ１４の設定内容を変更することで、１ウェイ専
用，複数バンク（ウェイ）のものとして主記憶メモリ１
０をアクセスすることが可能となる。
【００２０】図３においてはＬＳＩ３２の内部構成が説
明されており、バンクレジスタ１２，ウェイレジスタ１
４と共に設けられたユニットアドレスレジスタ２０には
主記憶メモリ１０におけるメモリユニットのアドレスが
電源投入時に設定される。
明されており、バンクレジスタ１２，ウェイレジスタ１
４と共に設けられたユニットアドレスレジスタ２０には
主記憶メモリ１０におけるメモリユニットのアドレスが
電源投入時に設定される。
【００２１】またＩＦ監視部１６にはモードバッファ１
６０，アドレスバッファ１６２，デコーダ１６４，ライ
トバッファ１６６，リードバッファ１６８が設けられて
おり、電源投入時にはライトモード信号がモードバッフ
ァ１６０へ書き込まれ、バンクレジスタ１２，ウェイレ
ジスタ１４，ユニットアドレスレジスタ２０のアドレス
がアドレスバッファ１６２へ書き込まれる。
６０，アドレスバッファ１６２，デコーダ１６４，ライ
トバッファ１６６，リードバッファ１６８が設けられて
おり、電源投入時にはライトモード信号がモードバッフ
ァ１６０へ書き込まれ、バンクレジスタ１２，ウェイレ
ジスタ１４，ユニットアドレスレジスタ２０のアドレス
がアドレスバッファ１６２へ書き込まれる。
【００２２】そしてこれらバッファ１６０，１６２の出
力がデコーダ１６４に与えられると、バンクレジスタ１
２，ウェイレジスタ１４，ユニットアドレスレジスタ２
０がライトのアクセス先として指定される。
力がデコーダ１６４に与えられると、バンクレジスタ１
２，ウェイレジスタ１４，ユニットアドレスレジスタ２
０がライトのアクセス先として指定される。
【００２３】さらにライトバッファ１６６へ設定データ
がバス３０から与えられると、バンクレジスタ１２，ウ
ェイレジスタ１４，ユニットアドレスレジスタ２０にこ
の設定データが書き込まれる。
がバス３０から与えられると、バンクレジスタ１２，ウ
ェイレジスタ１４，ユニットアドレスレジスタ２０にこ
の設定データが書き込まれる。
【００２４】同図において、メモリ制御部１８はメモリ
制御信号生成部１８０，比較回路１８２，マルチプレク
サ１８４，１８６，データ制御部１８８，データ出力バ
ッファ１９０，データ入力バッファ１９２を備えてお
り、メモリ制御信号生成部１８０にはバス３０からステ
ージ回路７４を介してアクセスのタイミング信号が供給
される。
制御信号生成部１８０，比較回路１８２，マルチプレク
サ１８４，１８６，データ制御部１８８，データ出力バ
ッファ１９０，データ入力バッファ１９２を備えてお
り、メモリ制御信号生成部１８０にはバス３０からステ
ージ回路７４を介してアクセスのタイミング信号が供給
される。
【００２５】そして、モードバッファ１６０の出力，比
較回路１８２の出力もメモリ制御信号生成部１８０へ与
えられ、メモリ制御信号生成部１８０からはＲＡＳ信
号，ＣＡＳ信号，ＯＥ信号，ＷＥ信号が主記憶メモリ１
０へ送出される。
較回路１８２の出力もメモリ制御信号生成部１８０へ与
えられ、メモリ制御信号生成部１８０からはＲＡＳ信
号，ＣＡＳ信号，ＯＥ信号，ＷＥ信号が主記憶メモリ１
０へ送出される。
【００２６】また比較回路１８２にはバンクレジスタ１
２，ウェイレジスタ１４，ユニットアドレスレジスタ２
０，アドレスバッファ１６２の出力が与えられ、ウェイ
レジスタ２０，アドレスバッファ１６２の出力はマルチ
プレクサ１８４に与えられる。
２，ウェイレジスタ１４，ユニットアドレスレジスタ２
０，アドレスバッファ１６２の出力が与えられ、ウェイ
レジスタ２０，アドレスバッファ１６２の出力はマルチ
プレクサ１８４に与えられる。
【００２７】このマルチプレクサ１８４の出力はマルチ
プレクサ１８６へ与えられており、メモリ制御信号生成
部１８の制御でマルチプレクサ１８６から主記憶メモリ
１０へロウアドレス，コラムアドレスが送出される。
プレクサ１８６へ与えられており、メモリ制御信号生成
部１８の制御でマルチプレクサ１８６から主記憶メモリ
１０へロウアドレス，コラムアドレスが送出される。
【００２８】さらに、ステージ回路７４，モードバッフ
ァ１６０，比較回路１８２の出力がデータ制御部１８８
へ与えられ、それらを用いてライトバッファ１６６，リ
ードバッファ１６８，データ出力バッファ１９０，デー
タ入力バッファ１９２データ制御部１８８で制御される
（主記憶メモリ１０のアクセスが行なわれることを比較
回路１８２の出力から確認したときには、モードバッフ
ァ１６０の出力で示されるモードのアクセスがステージ
回路７４の出力に同期して行なわれる）。
ァ１６０，比較回路１８２の出力がデータ制御部１８８
へ与えられ、それらを用いてライトバッファ１６６，リ
ードバッファ１６８，データ出力バッファ１９０，デー
タ入力バッファ１９２データ制御部１８８で制御される
（主記憶メモリ１０のアクセスが行なわれることを比較
回路１８２の出力から確認したときには、モードバッフ
ァ１６０の出力で示されるモードのアクセスがステージ
回路７４の出力に同期して行なわれる）。
【００２９】なお、ライトデータはライトバッファ１６
６，データ出力バッファ１９０を介して主記憶メモリ１
０へ書き込まれ、主記憶メモリ１０から読み出されたデ
ータはデータ入力バッファ１９２，リードバッファ１６
８を介してバス３０へ送出される。
６，データ出力バッファ１９０を介して主記憶メモリ１
０へ書き込まれ、主記憶メモリ１０から読み出されたデ
ータはデータ入力バッファ１９２，リードバッファ１６
８を介してバス３０へ送出される。
【００３０】ここで、バス３０からアドレスバッファ１
６２にバンク０，ユニット０のアドレスが書き込まれ、
モードバッファ１６０にリードモードを示すデータが書
き込まれると、バンクレジスタ１２にバンク０が、ま
た、ユニットアドレスレジスタ２０にユニット０が各々
設定されたＬＳＩ３２の比較回路１８２においてアドレ
ス一致を示す出力が得られる。
６２にバンク０，ユニット０のアドレスが書き込まれ、
モードバッファ１６０にリードモードを示すデータが書
き込まれると、バンクレジスタ１２にバンク０が、ま
た、ユニットアドレスレジスタ２０にユニット０が各々
設定されたＬＳＩ３２の比較回路１８２においてアドレ
ス一致を示す出力が得られる。
【００３１】その比較出力とモードバッファ１６０の出
力がメモリ制御信号生成部１８０とデータ制御部１８８
に与えられると、メモリ制御信号生成部１８０の出力で
主記憶メモリ１０から読み出されたデータがデータ制御
部１８８の制御でデータ入力部１９２，リードバッファ
１６８を介してデータバス３０へ送出される。
力がメモリ制御信号生成部１８０とデータ制御部１８８
に与えられると、メモリ制御信号生成部１８０の出力で
主記憶メモリ１０から読み出されたデータがデータ制御
部１８８の制御でデータ入力部１９２，リードバッファ
１６８を介してデータバス３０へ送出される。
【００３２】他のＬＳＩ３２においては、比較回路でア
ドレス一致の出力が得られず、したがって、主記憶メモ
リ１０のアクセス動作は行なわれない。
ドレス一致の出力が得られず、したがって、主記憶メモ
リ１０のアクセス動作は行なわれない。
【００３３】また図４のように４アドレスのデータを格
納するユニットアドレスレジスタ２０を用いた場合、図
５のようにメモリユニットを拡張して同図（Ａ）の１ウ
ェイ，，１６ユニット／同図（Ｂ）の２ウェイ，８ユニ
ット／同図（Ｃ）の４ウェイ，４ユニットで主記憶メモ
リ１０を使用できる。
納するユニットアドレスレジスタ２０を用いた場合、図
５のようにメモリユニットを拡張して同図（Ａ）の１ウ
ェイ，，１６ユニット／同図（Ｂ）の２ウェイ，８ユニ
ット／同図（Ｃ）の４ウェイ，４ユニットで主記憶メモ
リ１０を使用できる。
【００３４】ただし、図６から理解されるようにウェイ
数毎に拡張可能なユニット数が変化するので、ユニット
アドレスのビット数がウェイ数で異なり、２ウェイ，４
ウェイ時にはバンクアドレスが必要となる。
数毎に拡張可能なユニット数が変化するので、ユニット
アドレスのビット数がウェイ数で異なり、２ウェイ，４
ウェイ時にはバンクアドレスが必要となる。
【００３５】このため、アドレスバッファ１６２の出力
で示されるユニットアドレス，バンクアドレスとユニッ
トアドレスレジスタ２０，バンクレジスタ１２の出力と
を比較するビットがウェイレジスタ１４の出力で決定さ
れる。
で示されるユニットアドレス，バンクアドレスとユニッ
トアドレスレジスタ２０，バンクレジスタ１２の出力と
を比較するビットがウェイレジスタ１４の出力で決定さ
れる。
【００３６】さらに、図６のように各ウェイ時にはメモ
リアドレスが異なるので、ウェイレジスタ１４の出力に
よりマルチプレクサ１８４が制御され、これによりメモ
リアドレスが決定される。
リアドレスが異なるので、ウェイレジスタ１４の出力に
よりマルチプレクサ１８４が制御され、これによりメモ
リアドレスが決定される。
【００３７】以上のように、一種類のＬＳＩ３２を開発
するのみで１ウェイ，複数バンク（ウェイ）の主記憶メ
モリ１０を制御できるので、その開発費用及び工数を削
減して情報処理装置の製造コストを引き下げることが可
能となる。
するのみで１ウェイ，複数バンク（ウェイ）の主記憶メ
モリ１０を制御できるので、その開発費用及び工数を削
減して情報処理装置の製造コストを引き下げることが可
能となる。
【００３８】
【発明の効果】以上説明したように本発明によれば、一
種類のＬＳＩで１ウェイと複数バンク（ウェイ）の主記
憶に対応できるので、ＬＳＩの開発費用及び工数を削減
して情報処理装置の製造コストを引き下げることが可能
となる。
種類のＬＳＩで１ウェイと複数バンク（ウェイ）の主記
憶に対応できるので、ＬＳＩの開発費用及び工数を削減
して情報処理装置の製造コストを引き下げることが可能
となる。
【図１】発明の原理説明図である。
【図２】第１実施例の構成説明図である。
【図３】第１実施例におけるＬＳＩの内部構成説明図で
ある。
ある。
【図４】第２実施例の構成説明図である。
【図５】第２実施例におけるメモリ接続説明図である。
【図６】第２実施例における各ウェイのアドレス説明図
である。
である。
【図７】第１従来例の構成説明図である。
【図８】第２従来例の構成説明図である。
１０ 主記憶メモリ
１２ バンクレジスタ
１４ ウェイレジスタ
１６ ＩＦ監視部
１８ メモリ制御部
２０ ユニットアドレスレジスタ
３０ バス
３２ ＬＳＩ
７４ ステージ回路
１６０ モードバッファ
１６２ アドレスバッファ
１６４ デコーダ
１６６ ライトバッファ
１６８ リードバッファ
１８０ メモリ制御信号生成部
１８２ 比較回路
１８４，１８６ マルチプレクサ
１８８ データ制御部
１９０ データ出力バッファ
１９２ データ入力バッファ
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 山口 達也
神奈川県川崎市中原区上小田中1015番地
富士通株式会社内
(72)発明者 桜井 康智
神奈川県川崎市中原区上小田中1015番地
富士通株式会社内
(72)発明者 小田原 孝一
神奈川県川崎市中原区上小田中1015番地
富士通株式会社内
(72)発明者 野中 巧
神奈川県川崎市中原区上小田中1015番地
富士通株式会社内
Claims (2)
- 【請求項１】 アクセスの対象となる主記憶メモリ（１
０）のバンクが予め設定されるバンク設定部（１２）
と、 前記主記憶メモリ（１０）のウェイ数が予め設定される
ウェイ数設定部（１４）と、 前記主記憶メモリ（１０）に対するアクセスの要求を受
信するインタフェース監視部（１６）と、 前記バンク設定部（１２）及びウェイ数設定部（１４）
の設定内容と前記インタフェース監視部（１６）が受信
した要求とに応じて前記主記憶メモリ（１０）のアクセ
ス制御を行なうメモリ制御部（１８）と、 を有する、ことを特徴とした主記憶制御装置。 - 【請求項２】 アクセスの対象となる主記憶メモリ（１
０）のバンクが予め設定されるバンク設定部（１２）
と、 前記主記憶メモリ（１０）のウェイ数が予め設定される
ウェイ数設定部（１４）と、 前記主記憶メモリ（１０）に対するアクセスの要求を受
信するインタフェース監視部（１６）と、 前記主記憶メモリ（１０）のユニットアドレスが予め設
定されるユニットアドレス設定部（２０）と、 前記バンク設定部（１２），ウェイ数設定部（１４）及
びユニットアドレス設定部（２０）の設定内容と前記イ
ンタフェース監視部（１６）が受信した要求とに応じて
前記主記憶メモリ（１０）のアクセス制御を行なうメモ
リ制御部（１８）と、 を有する、ことを特徴とした主記憶制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16997991A JPH0520181A (ja) | 1991-07-10 | 1991-07-10 | 主記憶制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16997991A JPH0520181A (ja) | 1991-07-10 | 1991-07-10 | 主記憶制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0520181A true JPH0520181A (ja) | 1993-01-29 |
Family
ID=15896351
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16997991A Pending JPH0520181A (ja) | 1991-07-10 | 1991-07-10 | 主記憶制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0520181A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005038655A1 (ja) * | 2003-10-17 | 2005-04-28 | Matsushita Electric Industrial Co., Ltd. | 半導体メモリ装置及びコントローラ並びにその読み書き制御方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4866745A (ja) * | 1971-12-16 | 1973-09-12 | ||
| JPS5725052A (en) * | 1980-07-22 | 1982-02-09 | Nec Corp | Memory control device |
-
1991
- 1991-07-10 JP JP16997991A patent/JPH0520181A/ja active Pending
Patent Citations (2)
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| JPS4866745A (ja) * | 1971-12-16 | 1973-09-12 | ||
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