JPH0520218A - パリテイエラー通知方式 - Google Patents

Abstract

(57)【要約】 【目的】本発明はマイクロプロセッサ及びローカルメモ
リを備えた第１の装置とバッファメモリを備えた第２の
装置とを備えたデータ処理システムにおけるパリティエ
ラー通知方法に関し，第２の装置のバッファメモリの障
害により第１の装置に２つの割込が発生しないようにす
ることを目的とする。 【構成】第２の装置にバッファメモリのデータを第１の
装置に転送する時にパリティチェックを行い，パリティ
エラー信号を第１の装置に出力するバッファ制御回路を
備える。第１の装置のマイクロプロセッサに割込を発生
する割込ハンドラへ割込み要求を出力し，第２の装置か
ら送られるデータのパリティエラー信号を入力する割込
抑止回路を備え，割込抑止回路は第２の装置からのパリ
ティエラー信号が発生により割込要求の発生を抑止する
よう構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はバッファメモリを備え他
の装置とデータの転送を行う装置とプロセッサとローカ
ルメモリを備えた装置とで構成するシステムにおけるパ
リティエラー通知方式に関する。

【０００２】ネットワーク（ＬＡＮ等）の線路を介して
接続するシステム間でデータを送受信する場合，ネット
ワークに接続して送受信データをバッファメモリに一次
蓄積する装置と，この装置とプロセッサとローカルメモ
リを備えた装置とで構成するシステムが交換機等の情報
処理の分野において利用されている。このようなシステ
ムにおいて，ネットワークに接続する装置がデータを受
け取ってローカルメモリに転送する場合にパリティエラ
ーが発生すると処理が複雑になり，その解決が望まれて
いる。

【０００３】

【従来の技術】図５は従来例のシステム構成図，図６は
従来例のマイクロプロセッサにおける処理フローであ
る。

【０００４】図５において，装置Ａは図示されない端末
装置等の上位装置（左側）に接続されると共に，装置Ｂ
との間でプロセッサバス（アドレス線及びコントロール
線），ＤＭＡバス（データ線），及び割込線により接続
されている。装置Ｂは線路（ネットワークを構成する線
路）を介して他のシステム（下位装置）と接続されてい
る。

【０００５】装置Ａにおいて，４０はマイクロプロセッ
サ（ＭＰＵ），４１は各割込要求に対してマイクロプロ
セッサに対して割込を発生する割込ハンドラ（ＩＲ
Ｈ），４２はマイクロプログラムを格納するＲＯＭ，４
３はローカルメモリ（ＬＭ），４４はＤＭＡＣ（ダイナ
ミック・メモリ・アクセス・コントローラ），４５，４
６はパリティ発生・パリティチェック回路（ＰＧ／Ｐ
Ｃ），Ｄ／Ｒはドライバ・レシーバである。

【０００６】装置Ｂにおいて，５０は割込発生回路（Ｉ
ＲＧ），５１はバッファメモリ（ＢＦＭ），５２はバッ
ファメモリ制御回路（ＢＦＭＣＴＬ），５３，５４はＰ
Ｇ／ＰＣ，Ｄ／Ｒはドライバ・レシーバである。

【０００７】この図示の構成では，装置Ａのローカルメ
モリ４３はマイクロプロセッサ４０の作業用のメモリと
して使用され，装置Ｂのバッファメモリ（以下，ＢＦＭ
という）５１はネットワークを介した他の下位装置との
データ転送のための一時記憶用に使用され，装置Ａと装
置Ｂを接続することにより１つの機能を満足するシステ
ム（例えば，情報処理システム）を構成する。

【０００８】装置Ａのローカルメモリ４３は装置ＢのＢ
ＦＭ５１の間でデータが相互に転送されるが，ここでは
装置Ｂがネットワークから受信したデータを装置Ａのロ
ーカルメモリ４３に転送する場合について説明する。

【０００９】ＢＦＭ５１に蓄積されたデータをＤＭＡＣ
４４の制御によりローカルメモリ４３に転送する時，Ｂ
ＦＭ制御回路５２においてパリティチェックが行われ
る。この時ＢＦＭ制御回路５２でパリティエラーを検出
した場合は，割込発生回路５０に通知され，割込発生回
路５０から装置Ａの割込ハンドラ４１に供給されて，割
込みハンドラ４１がマイクロプロセッサ４０に対し割込
を発生する。

【００１０】一方，装置ＢのＢＦＭ５１からデータがロ
ーカルメモリ４３に転送される場合，装置ＡはＤＭＡバ
スからデータを受け取る時，ＰＧ／ＰＣ４６においてパ
リティチェックが行われる。この時パリティエラーが発
生すると，割込ハンドラ４１に対し割込要求が発生し，
その要求に対応して割込ハンドラ４１はマイクロプロセ
ッサ４０に対し割込を発生する。

【００１１】従って，ＢＦＭ５１の内部の障害によりＢ
ＦＭ５１から読出し時に，パリティエラーが発生した場
合，装置Ａから割込発生回路５０，割込ハンドラ４１を
介して割込が発生し，更に装置ＡのＰＧ／ＰＣ４６でも
同じデータについてパリティエラーが検出されて，割込
ハンドラ４１を介して割込が発生する。

【００１２】この時の，マイクロプロセッサのファーム
ウェアによる処理フローを図６に示す。図６の処理は，
最初に装置ＢのＢＦＭ制御回路５２におけるパリティエ
ラーの検出等により割込が発生すると，スタートする。
マイクロプロセッサはこの割込原因の解析を行い（図５
のＳ１），割込原因をクリアすると（同Ｓ２），他に割
込が有るか判別する（同Ｓ３）。すなわち，複数の割込
が有るとそれらについて全て割込原因をクリアし，次に
割込が１種か否かを判別し（Ｓ４），１種で無い場合，
全割込原因から障害の被疑範囲を特定し（Ｓ５），被疑
範囲を保守者に通知する（同Ｓ６）。なお，１種の場合
も同様にその割込に対応する被疑範囲を保守者に通知す
る。上記図５の構成において，装置ＢのＢＦＭの内部障
害により発生するパリティエラーに基づく割込と，装置
Ａにおいて発生するパリティエラーに基づく割込が順次
発生する。

【００１３】

【発明が解決しようとする課題】上記の従来例の方式で
は，装置Ｂから装置Ａに転送するデータについて，ＢＦ
Ｍの内部の障害という１つのエラー要因により，マイク
ロプロセッサ４０に対して２種類の割込（装置Ｂの割込
発生回路５０からの割込と装置Ａのパリティエラーの割
込）が発生するため，割込発生後のファームウェアの処
理が図６に示すように複雑になるという問題があった。

【００１４】本発明はデータ転送元の第２の装置側のバ
ッファメモリの障害により転送先の第１の装置に２つの
割込が発生しないようにするパリティエラー通知方式を
提供することを目的とする。

【００１５】

【課題を解決するための手段】図１は本発明の原理構成
図である。図１において，１はマイクロプロセッサを備
える第１の装置，１０はマイクロプロセッサ，１１はメ
モリ，１２は割込ハンドラ，１３は割込抑止回路，１４
はパリティチェック回路，２は第２の装置，２０は割込
発生回路，２１はバッファメモリ，２２はバッファメモ
リ制御回路である。

【００１６】本発明はマイクロプロセッサを備える第１
の装置内の割込を発生する割込ハンドラに第１の装置で
発生するパリティエラー信号が入力するのを第２の装置
で発生するパリティエラー信号により抑止するものであ
る。

【００１７】

【作用】第２の装置２のバッファメモリ２１に図示され
ない他装置から受信したデータが格納され，これをバッ
ファメモリ制御回路２２の制御により第１の装置１のメ
モリ１１にＤＭＡ転送する時，バッファメモリ制御回路
２２でパリティチェックが行われる。バッファメモリ２
１に障害が発生している場合，パリティエラーが検出さ
れて，割込信号が割込発生回路２０に入力する。すると
割込発生回路２０から割込要求が発生して第１の装置１
の割込ハンドラ１２に入力する。割込ハンドラはこれに
応じてマイクロプロセッサ１０に割込を発生する。

【００１８】一方，転送されるデータは第１の装置のメ
モリ１１に格納されると同時にパリティチェック回路１
４でチェックされ，パリティエラーが発生すると割込抑
止回路１３に入力する。この割込抑止回路１３は，第２
の装置のバッファメモリ制御回路２２からパリティエラ
ー信号が制御入力として供給されている。

【００１９】従って，第２の装置のバッファメモリ２１
に障害が発生している場合，バッファメモリ制御回路２
２からパリティエラー信号が発生して割込抑止回路１３
の出力が抑止されるので，パリティチェック回路１４か
ら発生する割込要求は割込ハンドラ１２に供給されな
い。このため，バッファメモリ２１の障害という同じ要
因に発生する割込がマイクロプロセッサに対し２回発生
することがない。

【００２０】

【実施例】図２は実施例の構成図である，図３は実施例
の主要部の動作波形，図４は実施例のマイクロプロセッ
サにおける処理フローである。

【００２１】図２において，装置Ａ内の各符号４０〜４
６及び装置Ｂ内の各符号５０〜５４及びＤ／Ｒは，上記
従来例の構成として示す図５の同じ符号の装置または回
路に対応する。図２において，４７は本発明により設け
られた割込抑止回路を表す。この割込抑止回路４７には
制御信号として装置ＢのＢＦＭ制御回路５２からのパリ
ティエラー検出信号（ＰＥＲＲで表示）が供給される。
これにより装置ＢのＢＦＭ制御回路５２でパリティエラ
ーを検出した時，装置ＡのＰＧ／ＰＣ（パリティ発生・
パリティチェック回路）４６からパリティエラー検出信
号が発生しても割込ハンドラ４１へ供給するのを抑止す
る。

【００２２】図３の動作波形を参照しながら動作を説明
する。バッファメモリ（ＢＦＭ）内部でエラーが発生し
た場合，ＤＭＡＣ４４の制御により装置Ｂのバッファメ
モリ（ＢＦＭ）５１から装置Ａのローカルメモリ４３に
データを転送する時，ＢＦＭ５１から図３のａのように
読出しデータが発生しＤＭＡバスを介して装置Ａに送ら
れる。

【００２３】この時，ＢＦＭ制御回路５２でパリティエ
ラーを検出すると，図３のｂのようなパリティエラー検
出信号（ＰＥＲＲ）が発生（“Ｈ”レベル）し，その立
ち上がりエッジにより割込抑止回路４７のゲート（内部
に含む）が閉じられる。

【００２４】一方，ＤＭＡバスを介して装置Ａに転送さ
れたデータに対してＰＧ・ＰＣ４６でパリティチェック
が行われ，その結果出力が図３のｃのようにパリティエ
ラーの検出を表示（“Ｌ”レベル）して，割込抑止回路
４７へ入力するが，前記のように割込抑止回路４７のゲ
ートが閉じられているため，割込抑止回路４７の出力
（通常“Ｈ”）は図３のｄに示すように“Ｌ”になら
ず，ＰＧ／ＰＣ４６による割込は発生しない。

【００２５】次に，装置Ａと装置Ｂ間の伝送路（ＤＭＡ
バス）でエラーが発生した場合，伝送路だけでエラーが
発生すると，割込抑止回路４７のゲートは開いたままと
なるため，装置ＡのＰＧ／ＰＣ４６のパリティチェック
の結果出力が“Ｌ”になると，割込抑止回路４７の出力
も“Ｌ”となって割込みが発生する。

【００２６】実施例のマイクロプロセッサにおける処理
フローは図４に示され，ＢＦＭ５１の内部でエラーが発
生した場合，装置ＢのＢＦＭ制御回路５２のパリティエ
ラー検出により発生した割込信号は，ＩＲＧ５０を介し
て装置ＡのＩＲＨ４１に達し，ＩＲＨ４１からマイクロ
プロセッサ４０に対し割込を発生する。これによりスタ
ートして，割込原因解析が行われる（図４のＳ１）。次
いで，割込原因をクリアすると（同Ｓ２），被疑範囲を
保守者に通知して（同Ｓ３），処理を終了する。この内
容は，従来例の処理フロー（図６参照）と比べれば明ら
かなように簡素化することができる。

【００２７】

【発明の効果】本発明によれば転送元のバッファメモリ
の障害という１つの要因により転送先のマイクロプロセ
ッサへ発生する割込を１種類にすることができるのでフ
ァームウェアによる処理が簡単化することができる。ま
た，転送先の装置（装置Ａ）でパリティエラーが発生し
た場合には被疑範囲の特定が容易になる。すなわち，装
置Ｂのバッファメモリのエラーとは異なる原因であるこ
とが分かる。

【図面の簡単な説明】

【図１】本発明の原理構成図である。

【図２】実施例の構成図である。

【図３】実施例の主要部の動作波形である。

【図４】実施例のマイクロプロセッサにおける処理フロ
ーである。

【図５】従来例のシステム構成図である。

【図６】従来例のマイクロプロセッサにおける処理フロ
ーである。

【符号の説明】

１ 第１の装置 １０ マイクロプロセッサ １１ メモリ １２ 割込ハンドラ １３ 割込抑止回路 １４ パリティチェック回路 ２ 第２の装置 ２０ 割込発生回路 ２１ バッファメモリ ２２ バッファメモリ制御回路

Claims (1)

1. 【特許請求の範囲】 【請求項１】 マイクロプロセッサ及びローカルメモリ
   を備えた第１の装置とバッファメモリを備えた第２の装
   置とを備えたデータ処理システムにおいて， 第２の装置にバッファメモリのデータを第１の装置に転
   送する時にパリティチェックを行い，パリティエラー信
   号を第１の装置に出力するバッファメモリ制御回路を備
   え， 第１の装置のマイクロプロセッサに割込を発生する割込
   ハンドラへ割込み要求を出力し，第２の装置から送られ
   るデータのパリティエラー信号を入力する割込抑止回路
   を備え，該割込抑止回路は前記第２の装置からのパリテ
   ィエラー信号が発生により割込要求の発生を抑止するこ
   とを特徴とするパリティエラー通知方式。