JPH0520279A - データ交換方法とそれに用いる調停回路 - Google Patents
データ交換方法とそれに用いる調停回路Info
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- JPH0520279A JPH0520279A JP17405591A JP17405591A JPH0520279A JP H0520279 A JPH0520279 A JP H0520279A JP 17405591 A JP17405591 A JP 17405591A JP 17405591 A JP17405591 A JP 17405591A JP H0520279 A JPH0520279 A JP H0520279A
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- signal
- semaphore
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Abstract
(57)【要約】
【目的】 デュアルポートメモリの両ポートから独立に
アクセス可能なデータ交換方法およびそれに用いる調停
回路。 【構成】 第１，第２のＣＰＵ１０，１１がバスロック
信号を出力し前記デュアルポートメモリをともにアクセ
スすると、それぞれのアクセスを許可し、アクセスを許
可された第１，第２のＣＰＵはアクセスすべきセマフォ
番地に対応するセマフォフラグを立てて該当するメモリ
領域をアクセスし、第１，第２のＣＰＵがアクセスした
セマフォ番地が同一であった場合は、いずれか一方のポ
ートからＢＵＳＹ信号が出力され、調停回路３０がＢＵ
ＳＹ信号が出力されているポートからアクセスした第１
または第２のＣＰＵを、ＢＵＳＹ信号が出力されている
間待機状態にし、第１，第２のＣＰＵはそれぞれの前記
アクセスが終了すると、それぞれ再びバスロック信号を
出力するとともに先に自己が立てたセマフォフラグを下
ろす。
アクセス可能なデータ交換方法およびそれに用いる調停
回路。 【構成】 第１，第２のＣＰＵ１０，１１がバスロック
信号を出力し前記デュアルポートメモリをともにアクセ
スすると、それぞれのアクセスを許可し、アクセスを許
可された第１，第２のＣＰＵはアクセスすべきセマフォ
番地に対応するセマフォフラグを立てて該当するメモリ
領域をアクセスし、第１，第２のＣＰＵがアクセスした
セマフォ番地が同一であった場合は、いずれか一方のポ
ートからＢＵＳＹ信号が出力され、調停回路３０がＢＵ
ＳＹ信号が出力されているポートからアクセスした第１
または第２のＣＰＵを、ＢＵＳＹ信号が出力されている
間待機状態にし、第１，第２のＣＰＵはそれぞれの前記
アクセスが終了すると、それぞれ再びバスロック信号を
出力するとともに先に自己が立てたセマフォフラグを下
ろす。
Description
【０００１】
【産業上の利用分野】本発明は、デュアルポートメモリ
（以降、２ポートメモリと略記する）を共通メモリとし
て複数のＣＰＵ間でデータ交換するシステムのデータ交
換方法とそれに使用される調停回路に関する。
（以降、２ポートメモリと略記する）を共通メモリとし
て複数のＣＰＵ間でデータ交換するシステムのデータ交
換方法とそれに使用される調停回路に関する。
【０００２】
【従来の技術】従来、この種のシステムにおいては、一
方のＣＰＵ（以降、ＣＰＵ（Ａ）と記す）が２ポートメ
モリのセマフォを使用中に、他のＣＰＵ（以降、ＣＰＵ
（Ｂ）と記す）がセマフォを使用しようとしても許可さ
れず、ＣＰＵ（Ｂ）はＣＰＵ（Ａ）がセマフォの使用を
終了するまで待機し、ＣＰＵ（Ａ）がセマフォの使用を
終了した後にセマフォを使用できるようになっている。
また、セマフォ番地が複数（例えばは８個）用意されて
いてもセマフォを使用できるのは１つのＣＰＵに限定さ
れている。
方のＣＰＵ（以降、ＣＰＵ（Ａ）と記す）が２ポートメ
モリのセマフォを使用中に、他のＣＰＵ（以降、ＣＰＵ
（Ｂ）と記す）がセマフォを使用しようとしても許可さ
れず、ＣＰＵ（Ｂ）はＣＰＵ（Ａ）がセマフォの使用を
終了するまで待機し、ＣＰＵ（Ａ）がセマフォの使用を
終了した後にセマフォを使用できるようになっている。
また、セマフォ番地が複数（例えばは８個）用意されて
いてもセマフォを使用できるのは１つのＣＰＵに限定さ
れている。
【０００３】
【発明が解決しようとする課題】２ポートメモリを共通
メモリとして使用した従来のデータ交換においては下記
のような問題点がある。
メモリとして使用した従来のデータ交換においては下記
のような問題点がある。
【０００４】（１）ＣＰＵ（Ａ）がセマフォ番地をアク
セス中は、ロックプリフィクス命令を使用してＣＰＵ
（Ｂ）のセマフォの使用を禁止しているので、セマフォ
番地が複数設けられていたとしても、ＣＰＵ（Ｂ）はＣ
ＰＵ（Ａ）がセマフォ番地のアクセスを終了するまで待
機しなければならずデータ交換に対する能率が悪い。
セス中は、ロックプリフィクス命令を使用してＣＰＵ
（Ｂ）のセマフォの使用を禁止しているので、セマフォ
番地が複数設けられていたとしても、ＣＰＵ（Ｂ）はＣ
ＰＵ（Ａ）がセマフォ番地のアクセスを終了するまで待
機しなければならずデータ交換に対する能率が悪い。
【０００５】（２）セマフォ番地が少ないと使用中のデ
ータブロックの割合が多くなりセマフォ解除まで待機す
るＣＰＵが多くなる。
ータブロックの割合が多くなりセマフォ解除まで待機す
るＣＰＵが多くなる。
【０００６】本発明は上記問題点のないデータ交換方法
およびそれに用いる調停回路を提供することを目的とす
る。
およびそれに用いる調停回路を提供することを目的とす
る。
【０００７】
【課題を解決するための手段】本発明のデータ交換方法
は、セマフォ番地によってメモリ領域の指定が可能であ
り、同一のセマフォ番地が両方のポートからアクセスさ
れると、一方のポートからＢＵＳＹ信号を出力するデュ
アルポートメモリと、デュアルポートメモリの第１のポ
ートと接続された第１のＣＰＵと、デュアルポートメモ
リの第２のポートと接続された第２のＣＰＵとを有する
システムのデータ交換方法であって、第１，第２のＣＰ
Ｕがバスロック信号を出力し前記デュアルポートメモリ
の異 アクセスを許可された第１，第２のＣＰＵはアク
セスすべきセマフォ番地に対応するセマフォフラグを立
てて該当するメモリ領域をアクセスし、第１，第２のＣ
ＰＵが同一のセマフォ番地をアクセスした時は、ＢＵＳ
Ｙ信号が出力されている間、ＢＵＳＹ信号を出力してい
るポートからアクセスした第１または第２のＣＰＵを一
時待機状態にさせ、第１，第２のＣＰＵはセマフォ番地
のメモリ領域のアクセスが終了すると、それぞれ再びバ
スロック信号を出力するとともに先に自己が立てたセマ
フォフラグを下ろし、好ましくは同一のバスに接続され
た複数のＣＰＵのなかでバスアービトレーションにより
バス使用の権利を取得したＣＰＵを第１または第２のＣ
ＰＵとしてデュアルポートメモリの第１または第２のポ
ートに接続する。
は、セマフォ番地によってメモリ領域の指定が可能であ
り、同一のセマフォ番地が両方のポートからアクセスさ
れると、一方のポートからＢＵＳＹ信号を出力するデュ
アルポートメモリと、デュアルポートメモリの第１のポ
ートと接続された第１のＣＰＵと、デュアルポートメモ
リの第２のポートと接続された第２のＣＰＵとを有する
システムのデータ交換方法であって、第１，第２のＣＰ
Ｕがバスロック信号を出力し前記デュアルポートメモリ
の異 アクセスを許可された第１，第２のＣＰＵはアク
セスすべきセマフォ番地に対応するセマフォフラグを立
てて該当するメモリ領域をアクセスし、第１，第２のＣ
ＰＵが同一のセマフォ番地をアクセスした時は、ＢＵＳ
Ｙ信号が出力されている間、ＢＵＳＹ信号を出力してい
るポートからアクセスした第１または第２のＣＰＵを一
時待機状態にさせ、第１，第２のＣＰＵはセマフォ番地
のメモリ領域のアクセスが終了すると、それぞれ再びバ
スロック信号を出力するとともに先に自己が立てたセマ
フォフラグを下ろし、好ましくは同一のバスに接続され
た複数のＣＰＵのなかでバスアービトレーションにより
バス使用の権利を取得したＣＰＵを第１または第２のＣ
ＰＵとしてデュアルポートメモリの第１または第２のポ
ートに接続する。
【０００８】また、本発明の調停回路は、第１，第２の
バスロック信号、第１，第２のチップイネーブル信号、
第１，第２のリード信号、第１，第２のＢＵＳＹ信号を
入力し、第１のＢＵＳＹ信号がインアクティブで第１の
バスロック信号、第１のチップイネーブル信号がアクテ
ィブのとき第１のメモリ用チップイネーブル信号を出力
する第１の論理回路と、第１の論理回路が第１のメモリ
用チップイネーブル信号を出力しているとき第１のリー
ド信号を第１のアウトプットイネーブル信号として出力
する第２の論理回路と、第２のＢＵＳＹ信号がインアク
ティブで第２のバスロック信号、第２のチップイネーブ
ル信号がアクティブのとき第２のメモリ用チップイネー
ブル信号を出力する第３の論理回路と、第３の論理回路
が第２のメモリ用チップイネーブル信号を出力している
とき第２のリード信号を第２のアウトプットイネーブル
信号として出力する第４の論理回路とを有する。
バスロック信号、第１，第２のチップイネーブル信号、
第１，第２のリード信号、第１，第２のＢＵＳＹ信号を
入力し、第１のＢＵＳＹ信号がインアクティブで第１の
バスロック信号、第１のチップイネーブル信号がアクテ
ィブのとき第１のメモリ用チップイネーブル信号を出力
する第１の論理回路と、第１の論理回路が第１のメモリ
用チップイネーブル信号を出力しているとき第１のリー
ド信号を第１のアウトプットイネーブル信号として出力
する第２の論理回路と、第２のＢＵＳＹ信号がインアク
ティブで第２のバスロック信号、第２のチップイネーブ
ル信号がアクティブのとき第２のメモリ用チップイネー
ブル信号を出力する第３の論理回路と、第３の論理回路
が第２のメモリ用チップイネーブル信号を出力している
とき第２のリード信号を第２のアウトプットイネーブル
信号として出力する第４の論理回路とを有する。
【０００９】
【作用】データ交換方法においては、第１，第２のＣＰ
Ｕはそれぞれバスロック信号を出力してデュアルポート
メモリの異なるセマフォ番地に対し、それぞれのポート
から独立にアクセスでき、万一第１，第２のＣＰＵが同
一のセマフォ番地を同時にアクセスしてもデュアルポー
トメモリから出力されるＢＵＳＹ信号により一方のＣＰ
Ｕのアクセスを一時待機させるので同一のセマフォ番地
へのアクセスの衝突も発生しない。
Ｕはそれぞれバスロック信号を出力してデュアルポート
メモリの異なるセマフォ番地に対し、それぞれのポート
から独立にアクセスでき、万一第１，第２のＣＰＵが同
一のセマフォ番地を同時にアクセスしてもデュアルポー
トメモリから出力されるＢＵＳＹ信号により一方のＣＰ
Ｕのアクセスを一時待機させるので同一のセマフォ番地
へのアクセスの衝突も発生しない。
【００１０】また調停回路においては、第１，第３の論
理回路がそれぞれ第１，第２のＢＵＳＹ信号がインアク
ティブで第１，第２のバスロック信号、第１，第２のチ
ップイネーブル信号がアクティブのとき第１，第２のメ
モリ用チップイネーブル信号をそれぞれ出力し，第２，
第４の論理回路は第１，第３の論理回路が第１，第２の
ポートイネーブル信号をそれぞれ出力しているとき第
１，第２のリード信号を第１，第２のアウトプットイネ
ーブル信号としてそれぞれ出力する。
理回路がそれぞれ第１，第２のＢＵＳＹ信号がインアク
ティブで第１，第２のバスロック信号、第１，第２のチ
ップイネーブル信号がアクティブのとき第１，第２のメ
モリ用チップイネーブル信号をそれぞれ出力し，第２，
第４の論理回路は第１，第３の論理回路が第１，第２の
ポートイネーブル信号をそれぞれ出力しているとき第
１，第２のリード信号を第１，第２のアウトプットイネ
ーブル信号としてそれぞれ出力する。
【００１１】
【実施例】次ぎに、本発明の実施例について図面を参照
して説明する。
して説明する。
【００１２】図１は本発明のデータ交換方法の一実施例
が適用されたシステムを示すブロック図、図２は図１の
システムの調停回路を詳細に示すブロック図である。
が適用されたシステムを示すブロック図、図２は図１の
システムの調停回路を詳細に示すブロック図である。
【００１３】本実施例では説明の簡略化のためにＣＰＵ
１０はデュアルポートメモリ２０（以降、２ポートメモ
リ２０と記す）のＬポートに固定的に接続されているも
のとする。また信号はロウアクティブとする。
１０はデュアルポートメモリ２０（以降、２ポートメモ
リ２０と記す）のＬポートに固定的に接続されているも
のとする。また信号はロウアクティブとする。
【００１４】ＣＰＵ１０は、アドレスバスＡＢL、デー
タバスＤＢL、制御バス等を含むローカルバスを介し
て、２ポートメモリ２０のＬポートと接続されるととも
に、バスロック信号ＬＯＣＫ（Ａ）とチップイネーブル
信号ＣＥ（Ａ）およびリード信号ＲＤ（Ａ）を調停回路
３０に出力する。
タバスＤＢL、制御バス等を含むローカルバスを介し
て、２ポートメモリ２０のＬポートと接続されるととも
に、バスロック信号ＬＯＣＫ（Ａ）とチップイネーブル
信号ＣＥ（Ａ）およびリード信号ＲＤ（Ａ）を調停回路
３０に出力する。
【００１５】ＣＰＵ１１，１２はそれぞれバスアービタ
を具備しどちらがシステムバスを使用するかを決定する
（本実施例ではＣＰＵ１１がシステムバスを使用するも
のとする）。システムバスを使用する権利を獲得したＣ
ＰＵ１１は、アドレスバスＡＢR、データバスＤＢR、制
御バス等を含むシステムバスを介して、２ポートメモリ
２０のＲポートと接続されるとともに、バスロック信号
ＬＯＣＫ（Ｂ）とチップイネーブル信号ＣＥ（Ｂ）およ
びリード信号ＲＤ（Ｂ）を調停回路３０に出力する。
を具備しどちらがシステムバスを使用するかを決定する
（本実施例ではＣＰＵ１１がシステムバスを使用するも
のとする）。システムバスを使用する権利を獲得したＣ
ＰＵ１１は、アドレスバスＡＢR、データバスＤＢR、制
御バス等を含むシステムバスを介して、２ポートメモリ
２０のＲポートと接続されるとともに、バスロック信号
ＬＯＣＫ（Ｂ）とチップイネーブル信号ＣＥ（Ｂ）およ
びリード信号ＲＤ（Ｂ）を調停回路３０に出力する。
【００１６】２ポートメモリ２０は１または複数のセマ
フォ番地（本実施例では８個のセマフォ番地ＳＭ1，Ｓ
Ｍ2，〜，ＳＭ8）を具備し、ＬポートおよびＲポートか
ら同一番地に対するアクセスを同時に受けた時（ただし
セマフォフラグが完全に設定される前）は、いずれかの
ポート側（例：後からアクセスしたポート側）のＢＵＳ
Ｙ信号（ＢＵＳＹL信号またはＢＵＳＹR信号）をアクテ
ィブにする。
フォ番地（本実施例では８個のセマフォ番地ＳＭ1，Ｓ
Ｍ2，〜，ＳＭ8）を具備し、ＬポートおよびＲポートか
ら同一番地に対するアクセスを同時に受けた時（ただし
セマフォフラグが完全に設定される前）は、いずれかの
ポート側（例：後からアクセスしたポート側）のＢＵＳ
Ｙ信号（ＢＵＳＹL信号またはＢＵＳＹR信号）をアクテ
ィブにする。
【００１７】調停回路３０は、ＣＰＵ１０から入力する
バスロック信号ＬＯＣＫ（Ａ）とチップイネーブル信号
ＣＥ（Ａ）とがアクティブになると、メモリ用チップイ
ネーブル信号ＣＥL（以降、イネーブル信号ＣＥLと略記
する）をアクティブにするとともにリード信号ＲＤ
（Ａ）をアウトプットイネーブル信号ＯＥL（以降、イ
ネーブル信号ＯＥLと略記する）として２ポートメモリ
２０に出力し、ＣＰＵ１０の２ポートメモリ２０へのア
クセスを可能にさせる。また、調停回路３０は、ＣＰＵ
１１から入力するロック信号ＬＯＣＫ（Ｂ）とチップイ
ネーブル信号ＣＥ（Ｂ）とがアクティブになると、メモ
リ用チップイネーブル信号ＣＥR（以降、イネーブル信
号ＣＥRと略記する）をアクティブにするとともにリー
ド信号ＲＤ（Ｂ）をアウトプットイネーブル信号ＯＥR
（以降、イネーブル信号ＯＥRと略記する）として２ポ
ートメモリ２０に出力し、ＣＰＵ１１の２ポートメモリ
２０へのアクセスを可能にさせる。しかし、ＢＵＳＹL
信号またはＢＵＳＹR信号がアクティブになった時は、
アクティブになった側のイネーブル信号をインアクティ
ブにし、そのポートからのアクセスを一時待機状態にさ
せる。
バスロック信号ＬＯＣＫ（Ａ）とチップイネーブル信号
ＣＥ（Ａ）とがアクティブになると、メモリ用チップイ
ネーブル信号ＣＥL（以降、イネーブル信号ＣＥLと略記
する）をアクティブにするとともにリード信号ＲＤ
（Ａ）をアウトプットイネーブル信号ＯＥL（以降、イ
ネーブル信号ＯＥLと略記する）として２ポートメモリ
２０に出力し、ＣＰＵ１０の２ポートメモリ２０へのア
クセスを可能にさせる。また、調停回路３０は、ＣＰＵ
１１から入力するロック信号ＬＯＣＫ（Ｂ）とチップイ
ネーブル信号ＣＥ（Ｂ）とがアクティブになると、メモ
リ用チップイネーブル信号ＣＥR（以降、イネーブル信
号ＣＥRと略記する）をアクティブにするとともにリー
ド信号ＲＤ（Ｂ）をアウトプットイネーブル信号ＯＥR
（以降、イネーブル信号ＯＥRと略記する）として２ポ
ートメモリ２０に出力し、ＣＰＵ１１の２ポートメモリ
２０へのアクセスを可能にさせる。しかし、ＢＵＳＹL
信号またはＢＵＳＹR信号がアクティブになった時は、
アクティブになった側のイネーブル信号をインアクティ
ブにし、そのポートからのアクセスを一時待機状態にさ
せる。
【００１８】２ポートメモリへのアクセスが許可された
ＣＰＵ１０，１１はアクセスすべきセマフォ番地にそれ
ぞれセマフォフラグを立て、当該セマフォ番地のメモリ
領域へのアクセスが終了すると、ＣＰＵ１０，１１は、
再びバスロック信号ＬＯＣＫ（Ａ），ＬＯＣＫ（Ｂ）を
それぞれアクティブにして、先に立てたフラグを下ろ
す。
ＣＰＵ１０，１１はアクセスすべきセマフォ番地にそれ
ぞれセマフォフラグを立て、当該セマフォ番地のメモリ
領域へのアクセスが終了すると、ＣＰＵ１０，１１は、
再びバスロック信号ＬＯＣＫ（Ａ），ＬＯＣＫ（Ｂ）を
それぞれアクティブにして、先に立てたフラグを下ろ
す。
【００１９】図１，図２の調停回路３０の各種動作につ
いて図３から図１４を参照して説明する。なお図中で太
線は論理レベルロウ（以降、Ｌレベルと記す）を表す。
いて図３から図１４を参照して説明する。なお図中で太
線は論理レベルロウ（以降、Ｌレベルと記す）を表す。
【００２０】図３：ＣＰＵ１０，１１のいずれからもア
クセスがない場合であって、バスロック信号ＬＯＣＫ
（Ａ），ＬＯＣＫ（Ｂ）とチップイネーブル信号ＣＥ
（Ａ），ＣＥ（Ｂ）およびリード信号ＲＤ（Ａ），ＲＤ
（Ｂ）が論理レベルハイ（以降、Ｈレベルと記す）であ
り、２ポートメモリ２０へのアクセスを可能とさせるチ
ップイネーブル信号ＣＥ（Ａ），ＣＥ（Ｂ）はＨレベル
のため２ポートメモリ２０へのアクセスは行なわれな
い。
クセスがない場合であって、バスロック信号ＬＯＣＫ
（Ａ），ＬＯＣＫ（Ｂ）とチップイネーブル信号ＣＥ
（Ａ），ＣＥ（Ｂ）およびリード信号ＲＤ（Ａ），ＲＤ
（Ｂ）が論理レベルハイ（以降、Ｈレベルと記す）であ
り、２ポートメモリ２０へのアクセスを可能とさせるチ
ップイネーブル信号ＣＥ（Ａ），ＣＥ（Ｂ）はＨレベル
のため２ポートメモリ２０へのアクセスは行なわれな
い。
【００２１】図４：ＣＰＵ１０がバスロック信号ＬＯＣ
Ｋ（Ａ）とチップイネーブル信号ＣＥ（Ａ）とをＬレベ
ルにして２ポートメモリにアクセスし、調停回路３０が
チップイネーブル信号ＣＥLをＬレベルにしてＣＰＵ１
０の２ポートメモリ２０へのアクセスを許可している。
またＣＰＵ１０はバスロック信号ＬＯＣＫ（Ａ）とチッ
プイネーブル信号ＣＥ（Ａ）とによって開かれた調停回
路３０のゲートを介してリード信号ＲＤ（Ａ）によりイ
ネーブル信号ＯＥLをＬレベルにしＬポートからのアク
セスを可能にさせている。
Ｋ（Ａ）とチップイネーブル信号ＣＥ（Ａ）とをＬレベ
ルにして２ポートメモリにアクセスし、調停回路３０が
チップイネーブル信号ＣＥLをＬレベルにしてＣＰＵ１
０の２ポートメモリ２０へのアクセスを許可している。
またＣＰＵ１０はバスロック信号ＬＯＣＫ（Ａ）とチッ
プイネーブル信号ＣＥ（Ａ）とによって開かれた調停回
路３０のゲートを介してリード信号ＲＤ（Ａ）によりイ
ネーブル信号ＯＥLをＬレベルにしＬポートからのアク
セスを可能にさせている。
【００２２】図５：ＣＰＵ１１がバスロック信号ＬＯＣ
Ｋ（Ｂ）とチップイネーブル信号ＣＥ（Ｂ）とをＬレベ
ルにして２ポートメモリにアクセスし、調停回路３０が
チップイネーブル信号ＣＥRをＬレベルにしてＣＰＵ１
１の２ポートメモリ２０へのアクセスを許可している。
またＣＰＵ１１はバスロック信号ＬＯＣＫ（Ｂ）とチッ
プイネーブル信号ＣＥ（Ｂ）とによって開かれた調停回
路３０のゲートを介してリード信号ＲＤ（Ｂ）によりイ
ネーブル信号ＯＥRをＬレベルにしＲポートからのアク
セスを可能にさせている。
Ｋ（Ｂ）とチップイネーブル信号ＣＥ（Ｂ）とをＬレベ
ルにして２ポートメモリにアクセスし、調停回路３０が
チップイネーブル信号ＣＥRをＬレベルにしてＣＰＵ１
１の２ポートメモリ２０へのアクセスを許可している。
またＣＰＵ１１はバスロック信号ＬＯＣＫ（Ｂ）とチッ
プイネーブル信号ＣＥ（Ｂ）とによって開かれた調停回
路３０のゲートを介してリード信号ＲＤ（Ｂ）によりイ
ネーブル信号ＯＥRをＬレベルにしＲポートからのアク
セスを可能にさせている。
【００２３】図６：ＣＰＵ１０，１１がそれぞれＬポー
トあるいはＲポートからアクセス可能にされており、そ
れぞれ該当するセマフォ番地をアクセスする。
トあるいはＲポートからアクセス可能にされており、そ
れぞれ該当するセマフォ番地をアクセスする。
【００２４】図７：図６で示される動作のうち特別な例
ではあるが、ＣＰＵ１０，１１が同一のセマフォ番地を
同時にアクセスした（通常はセマフォ番地のアクセスに
はある程度の前後関係があるのでセマフォフラグにより
一方のアクセスが排除される）時にアクセスした場合で
あって、ＲポートからＢＵＳＹR信号が出力されてい
る。このＢＵＳＹR信号により＊＊＊が印されたライン
がＬレベルからＨレベルに変わろうとしている。
ではあるが、ＣＰＵ１０，１１が同一のセマフォ番地を
同時にアクセスした（通常はセマフォ番地のアクセスに
はある程度の前後関係があるのでセマフォフラグにより
一方のアクセスが排除される）時にアクセスした場合で
あって、ＲポートからＢＵＳＹR信号が出力されてい
る。このＢＵＳＹR信号により＊＊＊が印されたライン
がＬレベルからＨレベルに変わろうとしている。
【００２５】図８：図７において＊＊＊が印されたライ
ンがＬレベルからＨレベルに変わり、その変化によりイ
ネーブル信号ＣＥRがＨレベルにされＲポートからのア
クセスはＢＵＳＹR信号が消えるまで一時禁止される
（もちろんＢＵＳＹR信号が消えてもセマフォフラグが
立てられている間は当該セマフォ番地へのアクセスは不
可である）。
ンがＬレベルからＨレベルに変わり、その変化によりイ
ネーブル信号ＣＥRがＨレベルにされＲポートからのア
クセスはＢＵＳＹR信号が消えるまで一時禁止される
（もちろんＢＵＳＹR信号が消えてもセマフォフラグが
立てられている間は当該セマフォ番地へのアクセスは不
可である）。
【００２６】次ぎに本実施例の動作のうちＣＰＵ１０，
１１が２ポートメモリ２０の同一のセマフォ番地ＳＭ1
をアクセスする通常の場合について表１を参照して説明
する。
１１が２ポートメモリ２０の同一のセマフォ番地ＳＭ1
をアクセスする通常の場合について表１を参照して説明
する。
【表１】
システムの動作が開始されると、セマフォ番地の内容お
よびセマフォフラグがクリアされる（スッテプＳ０
０）。その後に、まずＣＰＵ１０が２ポートメモリのセ
マフォ番地ＳＭ1をアクセスしたものとする。ＣＰＵ１
０がバスロック信号ＬＯＣＫ（Ａ）とチップイネーブル
信号ＣＥ（Ａ）を出力しチップイネーブル信号が調停回
路によりＬレベルにされると、ＣＰＵ１０は２ポートメ
モリへのアクセスが許可され、セマフォ番地ＳＭ1のセ
マフォフラグを読む（ステップＳ０１）。セマフォフラ
グが０であるのでセマフォ番地ＳＭ1へのアクセスが可
能であることを検出し、他のＣＰＵのセマフォ番地ＳＭ
1へのアクセスを排除すべくセマフォ番地ＳＭ1のセマフ
ォフラグを立てるすなわち１を書き（ステップＳ０
２）、バスロック信号ＬＯＣＫ（Ａ）の出力を中止し、
セマフォ番地ＳＭ1のメモリ領域のリードライトを行な
う（ステップＳ０３）。
よびセマフォフラグがクリアされる（スッテプＳ０
０）。その後に、まずＣＰＵ１０が２ポートメモリのセ
マフォ番地ＳＭ1をアクセスしたものとする。ＣＰＵ１
０がバスロック信号ＬＯＣＫ（Ａ）とチップイネーブル
信号ＣＥ（Ａ）を出力しチップイネーブル信号が調停回
路によりＬレベルにされると、ＣＰＵ１０は２ポートメ
モリへのアクセスが許可され、セマフォ番地ＳＭ1のセ
マフォフラグを読む（ステップＳ０１）。セマフォフラ
グが０であるのでセマフォ番地ＳＭ1へのアクセスが可
能であることを検出し、他のＣＰＵのセマフォ番地ＳＭ
1へのアクセスを排除すべくセマフォ番地ＳＭ1のセマフ
ォフラグを立てるすなわち１を書き（ステップＳ０
２）、バスロック信号ＬＯＣＫ（Ａ）の出力を中止し、
セマフォ番地ＳＭ1のメモリ領域のリードライトを行な
う（ステップＳ０３）。
【００２７】ＣＰＵ１０がセマフォ番地ＳＭ1のメモリ
領域のリードライトを行なっているとき、ＣＰＵ１１が
セマフォ番地ＳＭ1にアクセスすると、ＣＰＵ１１はセ
マフォ番地ＳＭ1のセマフォフラグが１であることを読
み取り（ステップＳ０４）、セマフォ番地ＳＭ1へのア
クセスが許可されていないことを検出する。そこでＣＰ
Ｕ１１はセマフォ番地ＳＭ1のセマフォフラグに１を再
書き込みし（ステップＳ０５）、バスロック信号の出力
を中止する。
領域のリードライトを行なっているとき、ＣＰＵ１１が
セマフォ番地ＳＭ1にアクセスすると、ＣＰＵ１１はセ
マフォ番地ＳＭ1のセマフォフラグが１であることを読
み取り（ステップＳ０４）、セマフォ番地ＳＭ1へのア
クセスが許可されていないことを検出する。そこでＣＰ
Ｕ１１はセマフォ番地ＳＭ1のセマフォフラグに１を再
書き込みし（ステップＳ０５）、バスロック信号の出力
を中止する。
【００２８】ステップＳ０５の後に、ＣＰＵ１０はセマ
フォ番地ＳＭ1のメモリ領域のリードライトを終了する
と（ステップＳ０６）、セマフォ番地ＳＭ1のセマフォ
フラグが１であることを読み取り（ステップＳ０７）、
先に立てたセマフォフラグを下ろすすなわち１を０に書
きなおし（ステップＳ０８）、バスロック信号の出力を
中止する。ステップＳ０８の後にＣＰＵ１１がバスロッ
ク信号ＬＯＣＫ（Ｂ）を出力し、セマフォ番地ＳＭ1に
アクセスした際に、ＣＰＵ１１はセマフォフラグが０で
あることを読み取る（ステップＳ０９）。そこでＣＰＵ
１１はセマフォ番地ＳＭ1のセマフォフラグに１を書き
込み（ステップＳ１０）、セマフォ番地ＳＭ1のメモリ
領域のリー ドライトを行なう（ステップＳ１１）。
フォ番地ＳＭ1のメモリ領域のリードライトを終了する
と（ステップＳ０６）、セマフォ番地ＳＭ1のセマフォ
フラグが１であることを読み取り（ステップＳ０７）、
先に立てたセマフォフラグを下ろすすなわち１を０に書
きなおし（ステップＳ０８）、バスロック信号の出力を
中止する。ステップＳ０８の後にＣＰＵ１１がバスロッ
ク信号ＬＯＣＫ（Ｂ）を出力し、セマフォ番地ＳＭ1に
アクセスした際に、ＣＰＵ１１はセマフォフラグが０で
あることを読み取る（ステップＳ０９）。そこでＣＰＵ
１１はセマフォ番地ＳＭ1のセマフォフラグに１を書き
込み（ステップＳ１０）、セマフォ番地ＳＭ1のメモリ
領域のリー ドライトを行なう（ステップＳ１１）。
【００２９】以上表１による実施例の説明ではＣＰＵ１
０，１１が同一のセマフォ番地ＳＭ1をアクセスするも
のとして説明したが、ＣＰＵ１０，１１がそれぞれ異な
るセマフォ番地をアクセスすれば、ＣＰＵ１０，１１は
それぞれ異なるセマフォ番地を同時にアクセスできるの
で本実施例の能率は最高に発揮される。
０，１１が同一のセマフォ番地ＳＭ1をアクセスするも
のとして説明したが、ＣＰＵ１０，１１がそれぞれ異な
るセマフォ番地をアクセスすれば、ＣＰＵ１０，１１は
それぞれ異なるセマフォ番地を同時にアクセスできるの
で本実施例の能率は最高に発揮される。
【００３０】なお以上の説明で明らかであろうとおもう
が、本実施例ではＣＰＵがセマフォ番地に入る場合も抜
け出る場合もバスロック信号を出力するので、セマフォ
番地出入りの際のセマフォフラグの設定を他のＣＰＵに
妨害されることがない。すなわち、もしセマフォ番地か
ら抜け出る場合にバスロック信号を出力しないと、表２
に示すようにセマフォフラグ設定に妨害が発生する（表
中Ｆはセマフォフラグを示す）。
が、本実施例ではＣＰＵがセマフォ番地に入る場合も抜
け出る場合もバスロック信号を出力するので、セマフォ
番地出入りの際のセマフォフラグの設定を他のＣＰＵに
妨害されることがない。すなわち、もしセマフォ番地か
ら抜け出る場合にバスロック信号を出力しないと、表２
に示すようにセマフォフラグ設定に妨害が発生する（表
中Ｆはセマフォフラグを示す）。
【００３１】
【表２】
すなわちＣＰＵ１０が２ポートメモリへのリードライ
トを終了して、ステップＴ０１でセマフォフラグ１を読
み、ステップＴ０３で０に書き換える間に、ＣＰＵ１１
がセマフォフラグを１と読み、ステップＴ０３でＣＰＵ
１１が０に書き換えたセマフォフラグをＣＰＵ１１が１
に書き換えてしまう。したがって以後セマフォフラグが
１であるのでいずれのＣＰＵもセマフォ番地ＳＭ1には
リードライトできない。このことはセマフォフラグ書き
換え時にバスロック信号を出力しないことに原因があ
る。
トを終了して、ステップＴ０１でセマフォフラグ１を読
み、ステップＴ０３で０に書き換える間に、ＣＰＵ１１
がセマフォフラグを１と読み、ステップＴ０３でＣＰＵ
１１が０に書き換えたセマフォフラグをＣＰＵ１１が１
に書き換えてしまう。したがって以後セマフォフラグが
１であるのでいずれのＣＰＵもセマフォ番地ＳＭ1には
リードライトできない。このことはセマフォフラグ書き
換え時にバスロック信号を出力しないことに原因があ
る。
【００３２】以上説明したことから明らかなように、２
ポートメモリを使用したセマフォの利点としてはバスの
能率が向上することである。その理由は、２ポートメモ
リでない共通メモリを使用した場合、システムバスを介
してＣＰＵ１０，ＣＰＵ１１，ＣＰＵ１２が共通メモリ
にアクセスできる確率は１／３であるが２ポートメモリ
を使用した場合には１／２に近い確率だからであり、Ｃ
ＰＵ１０はローカルバスからのアクセスでありＣＰＵ１
１あるいはＣＰＵ１２とアクセスするセマフォ番地が同
一でない限り何時でもアクセスできるからである。２ポ
ートメモリを使用した場合でも従来の方法では１／３の
確率でしかアクセス出来ないことの方が多い。また従来
２ポートメモリを共通メモリとして使用することの不利
益な点は、回路や信号処理がが複雑になることであり、
特に本実施例のようにシステムバス上に２ポートメモリ
を配置し、ＣＰＵ１０，ＣＰＵ１１，ＣＰＵ１２の間で
データ交換する場合はバスアービタ、２ポートＲＡＭ、
ロックアービタ（２ポートメモリによるセマフォを実行
するには必要である）の間の信号の複雑なやり取りが必
要であるが、本実施例では調停回路３０を採用すること
により、それらを簡素化している。
ポートメモリを使用したセマフォの利点としてはバスの
能率が向上することである。その理由は、２ポートメモ
リでない共通メモリを使用した場合、システムバスを介
してＣＰＵ１０，ＣＰＵ１１，ＣＰＵ１２が共通メモリ
にアクセスできる確率は１／３であるが２ポートメモリ
を使用した場合には１／２に近い確率だからであり、Ｃ
ＰＵ１０はローカルバスからのアクセスでありＣＰＵ１
１あるいはＣＰＵ１２とアクセスするセマフォ番地が同
一でない限り何時でもアクセスできるからである。２ポ
ートメモリを使用した場合でも従来の方法では１／３の
確率でしかアクセス出来ないことの方が多い。また従来
２ポートメモリを共通メモリとして使用することの不利
益な点は、回路や信号処理がが複雑になることであり、
特に本実施例のようにシステムバス上に２ポートメモリ
を配置し、ＣＰＵ１０，ＣＰＵ１１，ＣＰＵ１２の間で
データ交換する場合はバスアービタ、２ポートＲＡＭ、
ロックアービタ（２ポートメモリによるセマフォを実行
するには必要である）の間の信号の複雑なやり取りが必
要であるが、本実施例では調停回路３０を採用すること
により、それらを簡素化している。
【００３３】
【発明の効果】以上説明したように本発明の方法は、デ
ュアルポートメモリの各セマフォ番地に両方のポートか
らそれぞれのＣＰＵのアクセスを可能にさせ、ＣＰＵが
セマフォ番地にアクセスする時およびセマフォ番地から
抜け出す時にはそれぞれバスロック信号を出力させるこ
とにより、両方のポートからのデュアルポートメモリへ
のアクセスを妨害なしに実現させ、ひいてはデータ交換
の能率を高めることができる効果があり、またこの方法
に本発明の調停回路を用いれば、この方法を複雑でない
回路で実行できる。
ュアルポートメモリの各セマフォ番地に両方のポートか
らそれぞれのＣＰＵのアクセスを可能にさせ、ＣＰＵが
セマフォ番地にアクセスする時およびセマフォ番地から
抜け出す時にはそれぞれバスロック信号を出力させるこ
とにより、両方のポートからのデュアルポートメモリへ
のアクセスを妨害なしに実現させ、ひいてはデータ交換
の能率を高めることができる効果があり、またこの方法
に本発明の調停回路を用いれば、この方法を複雑でない
回路で実行できる。
【図１】本発明のデータ交換方法の一実施例が適用され
たシステムを示すブロック図である。
たシステムを示すブロック図である。
【図２】図１の調停回路を詳細に示すブロック図であ
る。
る。
【図３】ＣＰＵ１０，１１とも２ポートメモリ２０をア
クセスしていない状態を示すブロック図である。
クセスしていない状態を示すブロック図である。
【図４】ＣＰＵ１０が２ポートメモリ２０をアクセスす
ることが可能になった状態を示すブロック図である。
ることが可能になった状態を示すブロック図である。
【図５】ＣＰＵ１１が２ポートメモリ２０をアクセスす
ることが可能になった状態を示すブロック図である。
ることが可能になった状態を示すブロック図である。
【図６】ＣＰＵ１０，１１が２ポートメモリ２０をアク
セスすることが可能になった状態を示すブロック図であ
る。
セスすることが可能になった状態を示すブロック図であ
る。
【図７】ＣＰＵ１０，１１が同一のセマフォ番地を同時
にアクセスしたことによりＲポートからＢＵＳＹR信号
が出力されているのを示すブロック図である。
にアクセスしたことによりＲポートからＢＵＳＹR信号
が出力されているのを示すブロック図である。
【図８】図７の状態から変化してＣＰＵ１１のアクセス
ががディセーブルにされた状態を示すブロック図であ
る。
ががディセーブルにされた状態を示すブロック図であ
る。
１０，１１，１２ ＣＰＵ
２０ ２ポートメモリ
３０ 調停回路
ＬＯＣＫ（Ａ），ＬＯＣＫ（Ｂ） バスロック信号
ＣＥ（Ａ），ＣＥ（Ｂ），ＣＥL，ＣＥR チップイネ
ーブル信号 ＲＤ（Ａ），ＲＤ（Ｂ） リード信号 ＡＢL，ＡＢR アドレスバス ＤＢL，ＤＢR データバス ＣＥL，ＣＥR，ＯＥL，ＯＥR イネーブル信号
ーブル信号 ＲＤ（Ａ），ＲＤ（Ｂ） リード信号 ＡＢL，ＡＢR アドレスバス ＤＢL，ＤＢR データバス ＣＥL，ＣＥR，ＯＥL，ＯＥR イネーブル信号
Claims (3)
- 【請求項１】 セマフォ番地によってメモリ領域の指定
が可能であり、同一のセマフォ番地が両方のポートから
アクセスされると、一方のポートからＢＵＳＹ信号を出
力するデュアルポートメモリと、デュアルポートメモリ
の第１のポートと接続された第１のＣＰＵと、デュアル
ポートメモリの第２のポートと接続された第２のＣＰＵ
とを有するシステムのデータ交換方法において、 第１，第２のＣＰＵがバスロック信号を出力し前記デュ
アルポートメモリの異なるセマフォ番地をそれぞれアク
セスした時は、それぞれのアクセスを許可し、 アクセスを許可された第１，第２のＣＰＵはアクセスす
べきセマフォ番地に対応するセマフォフラグを立てて該
当するメモリ領域をアクセスし、 第１，第２のＣＰＵが同一のセマフォ番地をアクセスし
た時は、ＢＵＳＹ信号が出力されている間、ＢＵＳＹ信
号を出力しているポートからアクセスした第１または第
２のＣＰＵを一時待機状態にさせ、 第１，第２のＣＰＵはセマフォ番地のメモリ領域のアク
セスが終了すると、それぞれ再びバスロック信号を出力
するとともに先に自己が立てたセマフォフラグを下ろす
ことを特徴とするデータ交換方法。 - 【請求項２】 同一のバスに接続された複数のＣＰＵの
なかでバスアービトレーションによりバス使用の権利を
取得したＣＰＵを第１または第２のＣＰＵとしてデュア
ルポートメモリの第１または第２のポートに接続する請
求項１に記載のデータ交換方法。 - 【請求項３】 第１，第２のバスロック信号、第１，第
２のチップイネーブル信号、第１，第２のリード信号、
第１，第２のＢＵＳＹ信号を入力し、 第１のＢＵＳＹ信号がインアクティブで第１のバスロッ
ク信号、第１のチップイネーブル信号がアクティブのと
き第１のメモリ用チップイネーブル信号を出力する第１
の論理回路と、 第１の論理回路が第１のメモリ用チップイネーブル信号
を出力しているとき第１のリード信号を第１のアウトプ
ットイネーブル信号として出力する第２の論理回路と、 第２のＢＵＳＹ信号がインアクティブで第２のバスロッ
ク信号、第２のチップイネーブル信号がアクティブのと
き第２のメモリ用チップイネーブル信号を出力する第３
の論理回路と、 第３の論理回路が第２のメモリ用チップイネーブル信号
を出力しているとき第２のリード信号を第２のアウトプ
ットイネーブル信号として出力する第４の論理回路とを
有する調停回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17405591A JPH0520279A (ja) | 1991-07-15 | 1991-07-15 | データ交換方法とそれに用いる調停回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17405591A JPH0520279A (ja) | 1991-07-15 | 1991-07-15 | データ交換方法とそれに用いる調停回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0520279A true JPH0520279A (ja) | 1993-01-29 |
Family
ID=15971832
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17405591A Pending JPH0520279A (ja) | 1991-07-15 | 1991-07-15 | データ交換方法とそれに用いる調停回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0520279A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6128689A (en) * | 1997-04-14 | 2000-10-03 | Hms Fieldbus Systems Ab | System for exchanging data through data memory area of common memory in synchronous and asynchronous modes |
| US7315913B2 (en) | 2004-10-19 | 2008-01-01 | Canon Kabushiki Kaisha | CPU system, bus bridge, control method therefor, and computer system |
| US7472212B2 (en) | 2005-04-04 | 2008-12-30 | Canon Kabushiki Kaisha | Multi CPU system |
| US8108626B2 (en) * | 2006-12-19 | 2012-01-31 | Samsung Electronics Co., Ltd | Apparatus and method of time keeping for non-real-time operating system |
-
1991
- 1991-07-15 JP JP17405591A patent/JPH0520279A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6128689A (en) * | 1997-04-14 | 2000-10-03 | Hms Fieldbus Systems Ab | System for exchanging data through data memory area of common memory in synchronous and asynchronous modes |
| US7315913B2 (en) | 2004-10-19 | 2008-01-01 | Canon Kabushiki Kaisha | CPU system, bus bridge, control method therefor, and computer system |
| US7472212B2 (en) | 2005-04-04 | 2008-12-30 | Canon Kabushiki Kaisha | Multi CPU system |
| US8108626B2 (en) * | 2006-12-19 | 2012-01-31 | Samsung Electronics Co., Ltd | Apparatus and method of time keeping for non-real-time operating system |
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