JPH0354464B2 - - Google Patents

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JPH0354464B2 JP57159611A JP15961182A JPH0354464B2 JP H0354464 B2 JPH0354464 B2 JP H0354464B2 JP 57159611 A JP57159611 A JP 57159611A JP 15961182 A JP15961182 A JP 15961182A JP H0354464 B2 JPH0354464 B2 JP H0354464B2
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Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、自己整合構造を実現した高速の電界
効果トランジスタに係り、特に高速・高集積の集
積回路として好適な電界効果トランジスタの製造
方法に関するものである。
〔従来技術〕
電界効果トランジスタ（EFT）は、第１図に
示すように、GaAs等の半導体基板１の表面部に
形成したチヤネル層２とその上部のゲート電極３
及びチヤネル層２とオーミツク接触されたソース
電極４とドレイン電極５とからなる。６は電極
４，５とチヤネル２間のオートミツク接触性を高
めるために形成された高濃度層である。
このトランジスタは、５から４にチヤネル層２
を通して流れるドレイン電流７をゲート電極に印
加した電界で制御することにより動作する。
従来のホトリソグラフイによつて形成されたト
ランジスタでは、ゲート３とソース４との間隔は
マスク合わせの精度で決まるため、１〜1.5μｍ離
さざるを得ない。このため、ゲート・ソース間の
抵抗８は（ソース抵抗）数十オームとなり、この
間の電圧降下が大きく、ドレイン電流６を十分と
ることができない。また、この抵抗のために、こ
のトランジスタの利得が小さくなるとともに、動
作速度が低下する。
従つて、トランジスタの性能向上には、ソース
抵抗８を下げることが重要となる。これを実現す
るために、第２図及び第３図に示す自己整合型
FETが提案されている。
第２図に示すFETではゲート電極３に対して
高濃度層６′を自己整合するこにより極限まで近
づけている。この高濃度層６′のキヤリア濃度は
約１×1018cm-3であり、チヤネル層２に比べてひ
と桁高く、従つて抵抗８′は従来の約10分の１と
なる。
しかし、ソース・ドレイン４，５は従来のホト
リソグラフイで作成しているため、ゲート３との
間隔は近付けることはできず、１〜1.5μｍと大き
く、抵抗８′の値は10Ωが下限である（９はパツ
シベーシヨン用の絶縁膜である）。
これに対して、第３図に示す自己整合型FET
が考えられている。第３図においてａは中間プロ
セスを示す図であり、ｂはFET完成図である。
このFETでは、ゲート電極３とチヤネル２、高
濃度層６′を形成後、絶縁膜１０をマスクとして
ゲート電極３をサイドエツチングし、ゲート３と
６′との分離を行つた。さらに、この絶縁膜１０
をマスクとしてソース・ドレイン用の金属膜を基
板１に対して垂直方向１１から蒸着する。このよ
うにして、ソース４′とドレイン５′は、ゲート３
とそのサイドエツチング量だけ隔てて形成するこ
とが可能となる（第３図ａ）。このサイドエツチ
ング量１２は、0.1〜0.4μｍ程度の間で制御でき、
ソース抵抗を数オーム以下にできる。しかしなが
ら、このFETでは第３図ｂに示すように、ゲー
ト３とソース４、ドレイン５との間にはすき間が
できるため、これらの間でシヨートを起こしやす
いとともに、この間のGaAs表面に蒸着時の金属
粒子が付着し、FET劣化の原因となる。
〔発明の目的〕
本発明の目的は、上記の自己整合型FETの欠
点を解決し、ゲート電極に対し、高濃度層だけで
なく、ソース及びドレイン電極をも自己整合して
形成し、かつ、劣化のない高信頼性のFET素子
及びその製造法を提供することにある。
〔発明の概要〕
本発明の骨子を説明する。
本発明においては、第４図に示すように、ゲー
ト電極３形成後、第３図に示したFETの場合と
同様に、絶縁膜１０をマスクとして、ゲート電極
３をサイドエツチングし、これによつて生じたす
き間に、絶縁膜１０をエツチングするプロセスで
エツチングされにくい他の絶縁膜１２を埋め込ん
だ後ソース及びドレイン用の金属膜を蒸着する。
このようにして、ゲート３とソース・ドレインは
絶縁膜１２を介して絶縁されるとともに、この部
分のGaAs表面の露出を防ぐ。
このようにして、ゲートに対して高濃度層だけ
でなく、ソース・ドレインをも極限まで近付けて
形成することが可能となり、かつ劣化の少ない高
信頼性のFET素子の製作が可能となる。
〔発明の実施例〕
以下に、実施例を用いて本発明を詳しく説明す
る。第５図ａ〜ｈに本発明の実施例の自己整合型
FETの作製手順を示す。図はいずれも半導体装
置の断面図である。
本実施例のFETの作製にあたつては、まず第
５図ａに示すように、GaAs基板１のFET部にホ
トレジスト膜（厚さ約1μｍ）１３をマスクとし
てSiイオン１４を注入した後、850℃でアニール
することによつて、チヤンネル層２を形成する。
チヤンネル層のキヤリア濃度は最高値で約１×
1017cm-3程度とする。
次に、第５図ｂに示すようにTi／Ｗから成る
金属膜１５をGaAs表面にスパツタリングにより
被着する。そして、ホトレジスト膜１６とSiO2
膜１７によつて形成したゲート電極パターンを使
つて、第５図ｃに示すように、該SiO2膜１７の
下部にアンダーカツトが生じるようにTi／Ｗ膜
１５をエツチングしてゲート電極３を形成する。
エツチングはCF4ガスとO2ガスを用いたドライエ
ツチングにより行う。
さらに、ホトレジスト膜１８でソース・ドレイ
ン以外の部分を覆つた後、Siイオン１９を注入
し、（ピーク濃度、約１×1018cm-3）、ホトレジス
ト膜１６，１８を除去した後、850℃でアニール
することにより、高濃度層６′を形成する。この
ようにして、高濃度層６′はゲート電極３に対し
て自己整合される（第５図ｄ）。
次に、第５図ｅに示すように、CVD法によつ
てSiO2膜（厚さ500〓）を基板１全面に被着した
後、プラズマCVDによつて窒化シリコン膜２０
を被着する。このようにして、ゲート側面部２１
は、窒化シリコン膜２０によつて埋め込まれる。
なお、SiO2膜１９は窒化シリコン膜２０を被着
する時に生じるGaAs基板のダメージを防止する
ために被着している。
このゲート側面部の埋め込みを行つた後、再度
ソース・ドレイン以外の部分をレジスト膜２２で
覆つた後、窒化シリコン膜２０を、CF4ガスを用
いた指向性のドライエツチングで除去し、さらに
SiO2膜１９をフツ酸系のエツチング液でエツチ
ングする。このようにして、ゲート側面部２１を
絶縁膜で覆つたまま、ソース・ドレイン部の窓開
けを行うことができる（第５図ｆ）。そして、こ
の部分にAuGe／Niから成る金属多層膜を蒸着し
て、ソース４′とドレイン５′を形成する。このよ
うにして、ソース・ドレインもゲート側面部２１
に形成された絶縁膜に対して自己整合される（第
５図ｇ）。
なお、２４，２３はソース・ドレイン形成時に
ついた金属を示している。
最後に、ソース・ドレイン部以外の所についた
金属２３をレジスト膜２２を溶解することにより
リフトオフし、さらに、ゲート部についた金属２
４は、SiO2膜１７を溶解することでリフトオフ
する。このようにして、第５図ｈに示すような
FET素子を完成する。
また、本実施例では、ゲート電極３はエツチン
グ法で形成したが、リフトオフ法で形成してもよ
い。すなわち、SiO2膜を基板表面に被着した後、
ゲート部の窓開けをホトリソグラフイによつて行
つた後、その部分にTi／Ｗ等のゲート金属を被
着する。
基板としては、GaAsの他、InP、Si、
GaSbGe、GaAlAs等でもよい。また、ゲート電
極としては、Ti／Ｗの他Ti／Ｗのシリサイド、
或いは、TiSi2、WSi2、HfSi2のシリサイドでも
よく、また、Ti、Ｗ、Hf等の窒化膜でもよい。
〔発明の効果〕
以上実施例を用いて詳述したごとく、本発明に
よれば、ゲート電極に対して、高濃度層だけでな
くソース・ドレイン電極をも自己整合して形成す
ることが可能となり、FET素子の微小面積化が
図れるとともに、ソース抵抗を極限まで低減する
ことができ、FETの高速動作を達成することが
できる。
また、ソース・ドレインはゲート電極と絶縁膜
によつて隔てられており、絶縁破壊を起こしにく
いとともに、GaAs表面は金属膜か絶縁膜によつ
て完全に覆われているために、高信頼性のFET
素子を得ることができる。
【図面の簡単な説明】
第１図は電界効果トランジスタ（FET）を説
明する断面図、第２図、第３図は従来の自己整合
型電界効果トランジスタを説明する断面図、第４
図は本発明を説明する断面図、第５図は本発明の
実施例のFET素子の作製手順を示す装置の断面
図である。 １……GaAs等の半導体基板、２……チヤネル
層、３……ゲート電極、４，４′……ソース電極、
５，５′……ドレイン電極、６，６′……高濃度
層、７……ドレイン電流、８……ソース抵抗、
９，２０は絶縁膜、２１……ゲート側面部被覆用
絶縁膜。

Claims (1)

  1. 【特許請求の範囲】 １ 半導体基板上の所望の領域に第１導電型を有
    する第１の半導体領域を形成する工程と、該第の
    １半導体領域の半導体とシヨトキー接合をなす金
    属膜を該半導体基板上に形成する工程と、所望の
    形状を有するドライエツチングマスク層を該第１
    の半導体領域上の該金属膜上に形成する工程と、
    該マスク層下部にアンダーカツトが生じるように
    該金属膜をドライエツチングしてゲート電極を形
    成する工程と、該マスク層をマスクとし、該ゲー
    ト電極を挟んで第１電型を有する第２および第３
    の半導体領域を形成する工程と、該ゲート電極を
    有する該半導体基板上に絶縁膜を堆積する工程
    と、指向性のあるドライエツチング法を用いて該
    半導体基板上および該マスク層上の該絶縁膜は除
    去し該ゲート電極側面部全面の該絶縁膜は残す工
    程と、該マスク層および該ゲート電極側面部の該
    絶縁膜をマスクとして該第２および第３の半導体
    領域上にそれぞれソースおよびドレイン電極を形
    成する工程とを有することを特徴とする電界効果
    トランジスタの製造方法。 ２ 上記半導体基板は、GaAs、InP、Si、
    GaSbGe又はGaAlAsからなることを特徴とする
    特許請求の範囲第１項記載の電界効果トランジス
    タの製造方法。 ３ 上記ゲート電極は、Ti、Ｗ、Hf等の窒化物、
    Ti／Ｗ、TiSi2、WSi2またはHfSi2からなること
    を特徴とする特許請求の範囲第１項又は第２項に
    記載の電界効果トランジスタの製造方法。
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