JPH05206404A - 基板内にトレンチ構造を形成する方法 - Google Patents

基板内にトレンチ構造を形成する方法

Info

Publication number
JPH05206404A
JPH05206404A JP4286769A JP28676992A JPH05206404A JP H05206404 A JPH05206404 A JP H05206404A JP 4286769 A JP4286769 A JP 4286769A JP 28676992 A JP28676992 A JP 28676992A JP H05206404 A JPH05206404 A JP H05206404A
Authority
JP
Japan
Prior art keywords
trench
etching
layer
sio
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP4286769A
Other languages
English (en)
Other versions
JP3274192B2 (ja
Inventor
Virinder-Singh Grewal
グレーワル フイリンダー‐ジン
Siegfried Schwarzl
シユワルツル ジークフリート
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens Corp
Original Assignee
Siemens Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens Corp filed Critical Siemens Corp
Publication of JPH05206404A publication Critical patent/JPH05206404A/ja
Application granted granted Critical
Publication of JP3274192B2 publication Critical patent/JP3274192B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/05—Etch and refill

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Drying Of Semiconductors (AREA)
  • Element Separation (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】 【目的】 一定の幾何学的形状を有するトレンチ構造を
基板表面の範囲内に調整可能に形成する。このトレンチ
構造はその上部範囲内に一定の深さまででスペーサ（側
面被覆）で被覆されている。 【構成】 単結晶シリコンからなる基板１上にＳｉＯ2
を含有するトレンチマスクを作る。第１のＳｉ3 Ｎ4 層
の析出後異方性エッチングにより第１のＳｉ3 Ｎ4 スペ
ーサ３１を形成し、第１のトレンチエッチングを第１の
深さｔ1 内に行う。第１のトレンチエッチングの際に生
じたパッシベーション層を選択的に除去した後及び第２
のＳｉ3 Ｎ4 層を析出した後異方性エッチングにより第
２のＳｉ3 Ｎ4 スペーサ４１を形成し、第２のトレンチ
エッチングを第２の深さｔ2 内に行う。その際トレンチ
構造５が完成される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は基板内にトレンチ構造を
形成する方法に関する。
【０００２】
【従来の技術】集積回路の微細化が進むにつれてシリコ
ン基板のトレンチ構造は益々その利用可能面を拡大して
使用されてきている。特にＤＲＡＭ記憶回路においては
トレンチ構造は記憶コンデンサの実現化に又はトランジ
スタを収容するために使用される。このトレンチ構造が
基板の表面に輪郭の鮮明な稜を有していることは後の処
理工程にとって重要である。特にトレンチ構造内に配設
される記憶コンデンサと選択トランジスタとの間の接触
部の形成又はトレンチ構造内にトランジスタを形成する
ためには基板の表面に一定の出発構造が必要となる。
【０００３】トレンチ構造の製造にはトレンチエッチン
グ処理が公知である（ウチダ（Ｈ．Ｕｃｈｉｄａ）その
他による「Ｐｒｏｃ． ｏｆ ｔｈｅ Ｓｙｍｐ． ｏ
ｎＤｒｙ Ｐｒｏｃｅｓｓ Ｊ．Ｅｌｅｃｔｒｏｃｈｅ
ｍ．Ｓｏｃ．Ｐｒｏｃ．」第８８−７巻、５５（１９８
８年）；エンゲルハルト（Ｍ．Ｅｎｇｅｌｈａｒｄｔ）
による「Ｐｒｏｃ．１５ｔｈ Ａｎｎｕａｌ Ｔｅｇａ
ｌ」プラズマセミナー５３（１９８９年）；グリューワ
ル（Ｖ．Ｇｒｅｗａｌ）その他による「９ｔｈインター
ナショナル シンポジウム オン プラズマ ケミスト
リー（９ｔｈＩｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏ
ｓｉｕｍ ｏｎ Ｐｌａｓｍａ Ｃｈｅｍｉｓｔｒ
ｙ）」Ｐｕｇｎｏｃｈｉｕｓｏ、Ｉｔａｌｙ、１９８９
年、第５８５頁以降参照）。その際エッチングマスクと
して酸化物層を使用する。垂直で平滑なトレンチ壁面を
有するトレンチ構造を形成するにはトレンチエッチング
処理は、トレンチ構造の生じる側壁にトレンチエッチン
グ中にパッシベーション層が生じるようにして行う。こ
れらのパッシベーション層は酸化物のような組成を有す
る。
【０００４】トレンチのエッチング後パッシベーション
層を腐食酸化物で除去する。この腐食酸化物はエッチン
グマスクにも作用する。エッチングマスクは部分的に腐
食され、トレンチ頸部ではもとに戻される。従って例え
ばトレンチを深くするため引続き行われるエッチング処
理ではトレンチ壁面はシリコン表面の範囲内で攻撃され
る。エッチングマスクの形がトレンチ頸部では変更され
るため、トレンチの上部範囲内で異なったエッチング作
用が生じる。こうしてトレンチの上部範囲内のトレンチ
壁面はもはや垂直ではなくなる。これは後の処理工程に
とって問題となる。
【０００５】
【発明が解決しようとする課題】本発明の課題は、基板
表面の範囲内に一定の幾何学的形状を有するトレンチ構
造を作ることのできる方法を提供することにある。特に
この方法は、上部範囲内に一定の深さまでスペーサ（側
面被覆）を施されたトレンチ構造を形成するのに適する
ようにすべきである。
【０００６】
【課題を解決するための手段】この課題は、単結晶シリ
コンからなる基板上に、少なくともその表面にＳｉＯ2
を有しておりトレンチ構造を作るためのエッチング処理
によって侵されないトレンチマスクを作り、トレンチマ
スクの垂直な側面に第１のＳｉ3 Ｎ4 層の析出及び異方
性戻しエッチングにより第１のＳｉ3 Ｎ4 スペーサを作
り、異方性エッチング処理中にＳｉＯ2 に対して選択的
に基板内に第１の深さ内で第１のトレンチエッチングを
行い、酸化物のような性質のパッシベーション層をＳｉ
3 Ｎ4 及びシリコンに対して選択的に除去し、第１のＳ
ｉ3 Ｎ4 スペーサの垂直な側面及び形成されるトレンチ
構造の側壁に第２のＳｉ3 Ｎ4 スペーサを第２のＳｉ3
Ｎ4 層の析出及び異方性戻しエッチングにより形成し、
異方性エッチング処理でＳｉＯ2 に対して選択的に第２
のトレンチエッチングを基板内の第２の深さで行い、そ
れによりトレンチ構造を第１の深さ及び第２の深さを合
わせたものに相当する深さに完成することにより解決さ
れる。
【０００７】
【作用効果】第１のトレンチエッチング前にトレンチマ
スクの垂直側面に第１のＳｉ3 Ｎ4 スペーサ（側面被
覆）を作ることにより、トレンチマスクの垂直側面は、
第１のトレンチエッチング後に酸化物のような性質のパ
ッシベーション層を除去する際にエッチング作用から保
護される。形成されるトレンチ構造の側壁に第１のトレ
ンチエッチング後に第２のＳｉ3 Ｎ4 スペーサを形成す
る。このスペーサは第２のトレンチエッチングの際に形
成されるパッシベーション層の除去時のエッチング作用
からはトレンチ構造の表面上にＳｉＯ2 層を形成する際
の酸化から、第１のトレンチエッチングにより作られた
上部範囲内のトレンチ構造の側壁を保護する。このよう
にして上部範囲内に、すなわち第１のトレンチエッチン
グにより作られる範囲内に一定の幾何学的形状を有する
トレンチ構造が形成される。第２のＳｉ3 Ｎ4 スペーサ
は第１のトレンチエッチングの際に作られる範囲内でト
レンチ構造を覆う。従ってトレンチ構造の側壁が第２の
Ｓｉ3 Ｎ4 スペーサで覆われているトレンチ構造の深さ
は第１のトレンチエッチングの第１の深さを介して調整
される。従って第２のＳｉ3 Ｎ4 スペーサの伸張は第１
のトレンチエッチングの第１の深さを介して再生可能に
調整することができる。
【０００８】第１のＳｉ3 Ｎ4 スペーサの形成及び第１
のトレンチエッチング並びに第２のＳｉ3 Ｎ4 スペーサ
の形成及び第２のトレンチエッチングをそれぞれ異方性
エッチング処理で行うことは本発明の枠内にある。それ
により処理工程は簡略化される。
【０００９】異方性トレンチエッチング前に疑似ウェハ
を使用して反応室の洗浄工程を行うことは特に有利であ
る。これによりトレンチ構造の汚染は回避される。
【００１０】室の洗浄のため、疑似ウェハはエッチング
せずに室壁面を洗浄することのできるようにプラズマパ
ラメータを選択する。
【００１１】疑似ウェハは繰り返し使用することのでき
るＳｉＯ2 で被覆されたシリコンウェハ又はＡｌ2 Ｏ3
ウェハである。
【００１２】この洗浄工程はそれぞれのトレンチエッチ
ング前に行われるためそれぞれの処理ウェハには一定の
室条件が考慮される。
【００１３】室の洗浄には例えば次のパラメータが使用
される。
【００１４】
【表１】 ＮＦ3 流量： ５０〜８０ｓｃｃｍ 室圧： １００〜２００ｍトル（１３〜
２７Ｐａ） ＲＦ電力： １００〜３００ワット ＤＣバイアス： １０ボルト 磁束密度： ６０〜１００Ｇ（６０×１０-4〜
１００×１０-4Ｔ） エッチング時間： 約１分
【００１５】第２のトレンチエッチング後第２のトレン
チエッチングの際に生じたパッシベーション層をＳｉ3
Ｎ4 及びシリコンに対して選択的に除去することは本発
明の枠内にある。引続きトレンチ構造の露出するシリコ
ン表面に、すなわち第２のトレンチエッチング範囲内に
ＳｉＯ2 層を形成する。ＳｉＯ2 層を表面の熱的酸化に
より形成すると第２のＳｉ3 Ｎ4 スペーサ側の境界線に
くちばし状突出部が形成される。こうして本発明方法の
使用は容易に追跡可能となる。
【００１６】
【実施例】本発明を実施例及び図面に基づき以下に詳述
する。
【００１７】単結晶シリコンからなる基板１上にトレン
チマスク２を作る（図１参照）。トレンチマスク２は基
板１の表面上に配設される薄いＳｉＯ2 層２１を含む。
この薄いＳｉＯ2 層２１は例えば２０ｎｍの厚さを有す
る。この薄いＳｉＯ2 層２１上にＳｉ3 Ｎ4 層２２を例
えば４０ｎｍの厚さに配設する。このＳｉ3 Ｎ4 層２２
上にＳｉＯ2 層２３を配設する。Ｓｉ（ＯＣ2 Ｈ5 ）4
の熱分解後にいわゆるＴＥＯＳ法でＳｉＯ2 層２３をＣ
ＶＤ析出により作る。ＳｉＯ2 層２３を厚さ例えば４０
０〜１０００ｎｍ、有利には６００ｎｍに作る。トレン
チマスク２は薄いＳｉＯ2 層２１、Ｓｉ3 Ｎ4 層２２及
びＳｉＯ2 層２３の共通垂直側面によって基板１の表面
にトレンチ構造用の範囲を限界づける。
【００１８】トレンチマスク２を有する基板１上に全面
的に第１のＳｉ3 Ｎ4 層３を析出する。第１のＳｉ3 Ｎ
4 層３の厚さは例えば２０〜１００ｎｍ、有利には２０
〜４０ｎｍとする。第１のＳｉ3 Ｎ4 層３はトレンチマ
スク２をＳｉＯ2 層２３の表面でもまた垂直側面でも被
覆する。更に第１のＳｉ3 Ｎ4 層３は基板１の露出表面
を被覆する。
【００１９】異方性エッチング処理中にＳｉＯ2 層２３
及び基板１の表面は露出される。その際第１のＳｉ3 Ｎ
4 スペーサ３１が第１のＳｉ3 Ｎ4 層３から形成される
（図２参照）。異方性エッチング処理が進められ、その
際第１のトレンチエッチングが基板１内で行われる。ト
レンチマスク２は異方性エッチング処理の作用を受けな
い。第１のトレンチエッチング処理で垂直壁面が生じ
る。この垂直壁面にパッシベーション層が析出されるこ
とになる。
【００２０】このパッシベーション層は酸化物様であり
Ｓｉ3 Ｎ4 及びシリコンに対して選択的に除去される。
パッシベーション層は例えばＨＦ−蒸気（Ｅｘｃａｌｉ
ｂｕｒ）により又は湿式化学的に除去される。湿式化学
的に除去するには、ＳｉＯ2 には作用するがＳｉ3 Ｎ4
及びシリコンには作用しないエッチング剤が適してい
る。その際ＳｉＯ2 層２３の層厚を約１００〜１５０ｎ
ｍでエッチングする。第１のＳｉ3 Ｎ4 スペーサ３１は
エッチングの作用を受けない。第１のトレンチエッチン
グは例えば２μｍの深さｔ1 中で行われる。
【００２１】異方性処理としては以下の処理が特に適し
ている。
【００２２】
【表２】 ＨＢｒ流量： １０〜６０ｓｃｃｍ ＮＦ3 流量： ２〜８ｓｃｃｍ Ｈｅ流量： ５〜４０ｓｃｃｍ Ｏ2 流量： ０．５〜３ｓｃｃｍ 室圧： １００ｍトル（１３Ｐａ） 磁束密度： ７０〜１２０Ｇ（７０×１０4 〜１２
０×１０4 Ｔ） ＲＦ電力： ４００〜６００ワット
【００２３】エッチング時間は所望のトレンチの深さに
依存する。
【００２４】洗浄工程後第２のＳｉ3 Ｎ4 層４を全面的
に析出する。第２のＳｉ3 Ｎ4 層４は厚さ例えば２０〜
１００ｎｍで、有利には２０〜４０ｎｍで析出する。第
２のＳｉ3 Ｎ4 層はＳｉＯ2 層２３、第１のＳｉ3 Ｎ4
スペーサ３１の表面及び第１のトレンチエッチング範囲
内に露出する基板１の表面を完全に被覆する（図３参
照）。
【００２５】次のもう１つの異方性エッチング処理で第
２のＳｉ3 Ｎ4 層４をＳｉＯ2 層２３の表面及び第１の
トレンチエッチングの底部表面の範囲内で除去する。そ
の際第２のＳｉ3 Ｎ4 スペーサ４１が生じる（図４参
照）。第１のトレンチエッチングの際に生じた垂直な側
壁は第２のＳｉ3 Ｎ4 スペーサ４１により完全に覆われ
る。この異方性エッチング処理は更に進められ、その結
果第２のトレンチエッチングが基板１内へと行われる。
第２のトレンチエッチングの際に再び垂直な側壁が生じ
る。この垂直な側壁に第２のトレンチエッチングの際に
パッシベーション層が析出される。第２のトレンチエッ
チングを例えば厚さ５μｍの第２の深さｔ2 まで行う。
こうしてチレンチ構造５は完成され、これは基板１の表
面からトレンチ底面までの第１の深さｔ1 及び第２の深
さｔ2 の合計、ｔ1 ＋ｔ2 に相当する深さを有する。第
２のトレンチエッチングの際に析出されるパッシベーシ
ョン層を再びＳｉ3 Ｎ4 及びシリコンに対して選択的に
除去する。ＳｉＯ2 層２３を同時に除去することは本発
明の枠内にある。
【００２６】完成したトレンチ構造５は第１の深さｔ1
まで第２のＳｉ3 Ｎ4 スペーサ４１で覆われる垂直な側
壁を有する。その際第１の深さｔ1 は第１のトレンチエ
ッチングを介して調整することができる。この工程を、
基板１の露出表面にトレンチ構造５の範囲内でＳｉＯ2
層を備える酸化工程を用いて進めることは、本発明の枠
内にある。その際第２のＳｉ3 Ｎ4 スペーサ４１は酸化
マスクの役目をする。
【００２７】第２のＳｉ3 Ｎ4 スペーサ４１及び第２の
トレンチエッチングを製造するための異方性エッチング
処理には、第１のスペーサ及びトレンチエッチングに対
するのとほぼ同様のパラメータを使用することができ
る。
【図面の簡単な説明】
【図１】Ｓｉ3 Ｎ4 層で被覆されるトレンチマスクを有
するシリコン基板の横断面図。
【図２】第１のトレンチエッチング後のシリコン基板の
横断面図。
【図３】第２のＳｉ3 Ｎ4 層の析出後のシリコン基板の
横断面図。
【図４】第２のトレンチエッチング後のシリコン基板の
横断面図。
【符号の説明】
１ 基板 ２ トレンチマスク ３ 第１のＳｉ3 Ｎ4 層 ４ 第２のＳｉ3 Ｎ4 層 ２１、２３ ＳｉＯ2 層 ２２ Ｓｉ3 Ｎ4 層 ３１ 第１のＳｉ3 Ｎ4 スペーサ ４１ 第２のＳｉ3 Ｎ4 スペーサ ｔ1 第１の深さ

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 基板内にトレンチ構造を形成する方法に
    おいて、 −単結晶シリコンからなる基板（１）上に、少なくとも
    その表面にＳｉＯ2 を有しておりトレンチ構造（５）を
    作るためのエッチング処理によって侵されないトレンチ
    マスク（２）を作り、 −トレンチマスク（２）の垂直な側面に第１のＳｉ3 Ｎ
    4 層（３）の析出及び異方性戻しエッチングにより第１
    のＳｉ3 Ｎ4 スペーサ（３１）を作り、 −異方性エッチング処理中にＳｉＯ2 に対して選択的に
    基板（１）内に第１の深さ（ｔ1 ）内で第１のトレンチ
    エッチングを行い、 −酸化物のような性質のパッシベーション層をＳｉ3 Ｎ
    4 及びシリコンに対して選択的に除去し、 −第１のＳｉ3 Ｎ4 スペーサ（３１）の垂直な側面及び
    形成されるトレンチ構造（５）の側壁に第２のＳｉ3 Ｎ
    4 スペーサ（４１）を第２のＳｉ3 Ｎ4 層（４）の析出
    及び異方性戻しエッチングにより形成し、 −異方性エッチング処理でＳｉＯ2 に対して選択的に第
    ２のトレンチエッチングを基板（１）内の第２の深さ
    （ｔ2 ）で行い、それによりトレンチ構造（５）を第１
    の深さ（ｔ1 ）及び第２の深さ（ｔ2 ）を合わせたもの
    に相当する深さに完成することを特徴とする基板内にト
    レンチ構造を形成する方法。
  2. 【請求項２】 基板（１）上ではＳｉＯ2 層（２１）か
    らなり、ＳｉＯ2 層（２１）上ではＳｉ3 Ｎ4 層（２
    ２）からなりまたＳｉ（ＯＣ2 Ｈ5 ）4 の熱分解により
    形成された４００ｎｍ〜１０００ｎｍまでの厚さを有す
    るＳｉＯ2 層（２３）からなるトレンチマスク（２）を
    作ることを特徴とする請求項１記載の方法。
  3. 【請求項３】 第１のＳｉ3 Ｎ4 層（３）及び第２のＳ
    ｉ3 Ｎ4 層（４）を２０ｎｍ〜１００ｎｍまでの範囲の
    厚さに析出することを特徴とする請求項１又は２記載の
    方法。
  4. 【請求項４】 第１のトレンチエッチングの第１の深さ
    （ｔ1 ）が０．５μｍ〜３μｍでありまた第２のトレン
    チエッチングの第２の深さ（ｔ2 ）が３〜１０μｍであ
    ることを特徴とする請求項１ないし３の１つに記載の方
    法。
  5. 【請求項５】 第１のＳｉ3 Ｎ4 スペーサ（３１）の形
    成及び第１のトレンチエッチングを同一異方性エッチン
    グ処理で行うことを特徴とする請求項１ないし４の１つ
    に記載の方法。
  6. 【請求項６】 第２のＳｉ3 Ｎ4 スペーサ（４１）の形
    成及び第２のトレンチエッチングを同一の異方性エッチ
    ング処理で行うことを特徴とする請求項１ないし４の１
    つに記載の方法。
  7. 【請求項７】 第２のトレンチエッチングの際に形成さ
    れる酸化物のような性質のパッシベーション層を第２の
    トレンチエッチング後にＳｉ3 Ｎ4 及びシリコンに対し
    て選択的に除去することを特徴とする請求項１ないし６
    の１つに記載の方法。
  8. 【請求項８】 トレンチ構造（５）の表面に第１のＳｉ
    3 Ｎ4 スペーサ（３１）及び第２のＳｉ3 Ｎ4 スペーサ
    （４１）に対して自己整合的にＳｉＯ2 層を形成するこ
    とを特徴とする請求項７記載の方法。
  9. 【請求項９】 酸化物のような性質のパッシベーション
    層をＨＦ蒸気により又は湿式化学的に除去することを特
    徴とする請求項１ないし８の１つに記載の方法。
JP28676992A 1991-10-02 1992-09-30 基板内にトレンチ構造を形成する方法 Expired - Fee Related JP3274192B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE4132836 1991-10-02
DE4132836.1 1991-10-02

Publications (2)

Publication Number Publication Date
JPH05206404A true JPH05206404A (ja) 1993-08-13
JP3274192B2 JP3274192B2 (ja) 2002-04-15

Family

ID=6442001

Family Applications (1)

Application Number Title Priority Date Filing Date
JP28676992A Expired - Fee Related JP3274192B2 (ja) 1991-10-02 1992-09-30 基板内にトレンチ構造を形成する方法

Country Status (4)

Country Link
US (1) US5262002A (ja)
EP (1) EP0535541B1 (ja)
JP (1) JP3274192B2 (ja)
DE (1) DE59205665D1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100763514B1 (ko) * 2006-06-30 2007-10-04 삼성전자주식회사 반도체 장치의 개구 형성 방법 및 이를 이용한 반도체 장치제조 방법
KR100801771B1 (ko) * 2000-05-31 2008-02-05 인터내셔널 비지네스 머신즈 코포레이션 반도체 디바이스에서 높은 종횡비의 트렌치 에칭 방법

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4204298C1 (ja) * 1992-02-13 1993-03-04 Siemens Ag, 8000 Muenchen, De
US5420065A (en) * 1993-05-28 1995-05-30 Digital Equipment Corporation Process for filling an isolation trench
US5593912A (en) * 1994-10-06 1997-01-14 International Business Machines Corporation SOI trench DRAM cell for 256 MB DRAM and beyond
US6127278A (en) * 1997-06-02 2000-10-03 Applied Materials, Inc. Etch process for forming high aspect ratio trenched in silicon
US5895273A (en) * 1997-06-27 1999-04-20 International Business Machines Corporation Silicon sidewall etching
JP3132435B2 (ja) * 1997-09-22 2001-02-05 日本電気株式会社 半導体装置の製造方法
DE19944012B4 (de) 1999-09-14 2007-07-19 Infineon Technologies Ag Grabenkondensator mit Kondensatorelektroden und entsprechendes Herstellungsverfahren
DE10045694A1 (de) * 2000-09-15 2002-04-04 Infineon Technologies Ag Halbleiterspeicherzelle mit Grabenkondensator und Auswahltransistor und Verfahren zu ihrer Herstellung
US20040256353A1 (en) * 2003-04-24 2004-12-23 Tokyo Electron Limited Method and system for deep trench silicon etch
CN100437938C (zh) * 2005-04-18 2008-11-26 力晶半导体股份有限公司 导线的制造方法
US7998808B2 (en) * 2008-03-21 2011-08-16 International Rectifier Corporation Semiconductor device fabrication using spacers
US9653507B2 (en) 2014-06-25 2017-05-16 Taiwan Semiconductor Manufacturing Co., Ltd. Deep trench isolation shrinkage method for enhanced device performance

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4604162A (en) * 1983-06-13 1986-08-05 Ncr Corporation Formation and planarization of silicon-on-insulator structures
EP0201706B1 (en) * 1985-04-01 1991-09-18 Nec Corporation Dynamic random access memory device having a plurality of improved one-transistor type memory cells
US4784720A (en) * 1985-05-03 1988-11-15 Texas Instruments Incorporated Trench etch process for a single-wafer RIE dry etch reactor
JPH0779133B2 (ja) * 1986-06-12 1995-08-23 松下電器産業株式会社 半導体装置の製造方法
JPS63115367A (ja) * 1986-11-04 1988-05-19 Matsushita Electronics Corp 半導体装置の製造方法
JPH0620108B2 (ja) * 1987-03-23 1994-03-16 三菱電機株式会社 半導体装置の製造方法
JPH01287956A (ja) * 1987-07-10 1989-11-20 Toshiba Corp 半導体記憶装置およびその製造方法
JP2606857B2 (ja) * 1987-12-10 1997-05-07 株式会社日立製作所 半導体記憶装置の製造方法
EP0333426B1 (en) * 1988-03-15 1996-07-10 Kabushiki Kaisha Toshiba Dynamic RAM
US5047815A (en) * 1988-08-18 1991-09-10 Matsushita Electric Industrial Co., Ltd. Semiconductor memory device having a trench-stacked capacitor
JPH07109876B2 (ja) * 1988-09-09 1995-11-22 株式会社東芝 半導体記憶装置の製造方法
JP2770343B2 (ja) * 1988-10-06 1998-07-02 日本電気株式会社 半導体記憶装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100801771B1 (ko) * 2000-05-31 2008-02-05 인터내셔널 비지네스 머신즈 코포레이션 반도체 디바이스에서 높은 종횡비의 트렌치 에칭 방법
KR100763514B1 (ko) * 2006-06-30 2007-10-04 삼성전자주식회사 반도체 장치의 개구 형성 방법 및 이를 이용한 반도체 장치제조 방법

Also Published As

Publication number Publication date
EP0535541A1 (de) 1993-04-07
DE59205665D1 (de) 1996-04-18
US5262002A (en) 1993-11-16
EP0535541B1 (de) 1996-03-13
JP3274192B2 (ja) 2002-04-15

Similar Documents

Publication Publication Date Title
US6284666B1 (en) Method of reducing RIE lag for deep trench silicon etching
JP2915807B2 (ja) 六弗化イオウ、臭化水素及び酸素を用いる珪化モリブデンのエッチング
US6180533B1 (en) Method for etching a trench having rounded top corners in a silicon substrate
CN101752291B (zh) 浅沟槽隔离结构的制造方法
JPH1092798A (ja) 単結晶シリコンのエッチング方法
JPH05206404A (ja) 基板内にトレンチ構造を形成する方法
JP2007134668A (ja) 半導体素子のトレンチ形成方法及びそれを利用した半導体素子の素子分離方法
JPH0758079A (ja) キセノンを用いたプラズマエッチング
JPH11510319A (ja) パターン内に間隔層を製造する方法
JPS61500821A (ja) デバイスの製造における無転移スロット分離のための方法
JPH04303929A (ja) シリコン基板をトレンチ・エッチングするための方法
CN102087989A (zh) 浅沟槽隔离结构的制造方法
JP3891087B2 (ja) ポリシリコンエッチング方法
JPH0582636A (ja) 反応性イオン・エツチング用緩衝マスク
TW434744B (en) Method of plasma etching doped polysilicon layers with uniform etch rates
JPH10308447A (ja) 半導体装置の製造方法
JPH0831797A (ja) 選択エッチング方法
JPH07135247A (ja) 半導体装置の製造方法
JP2000040697A (ja) ドライエッチング方法及び装置
JPH05160084A (ja) 半導体装置の製造方法
JP2602285B2 (ja) 半導体装置の製造方法
US7205243B2 (en) Process for producing a mask on a substrate
JP2556373B2 (ja) ドライエッチング方法
JPS63316440A (ja) 半導体装置の製造方法
JP3409357B2 (ja) エッチング方法

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20011227

LAPS Cancellation because of no payment of annual fees