JPH05206807A - 複数信号波形生成装置 - Google Patents

Abstract

(57)【要約】 【目的】 ソフト処理を簡単化でき、ソフト処理時間を
大幅に短縮できる、複数信号波形の生成装置を提供す
る。 【構成】 本発明装置ではレジスタ２に、複数の加算デ
ータの最小値のサムデータを設定する必要がある。加算
データは、サムデータがレジスタ２０１，２０２に、キ
ャリデータがレジスタ２０３，２０４に記憶される。レ
ジスタ２０１と２０３，２０２と２０４は夫々レジスタ
ペアＡとＢを構成していて、ＣＰＵ４の一命令によりキ
ャリフラグのセット，リセットができるので、ソフト処
理が簡単化でき、ソフト処理時間が大幅に短縮できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】ＣＰＵを用いた、複数のＰＷＭ波
形等の信号波形を生成する装置に関するものである。

【０００２】

【関連の技術】１つのカウンタ，１つのデジタルコンパ
レータ，１つの比較用レジスタを具備し、ＣＰＵを用い
た複数のＰＷＭ波形を同時に生成する信号波形生成装置
を本発明者は提案している。この提案の一部は特願平３
−１２９１２３号として出願されている。これらは公知
の技術ではないので、“関連技術例”として説明する。 （関連技術例１）複数の信号波形の生成の基本は、１個
の信号波形の生成であるので、まず１個の信号波形の生
成について関連技術例１で説明する。

【０００３】図４は関連技術例１である“信号波形生成
装置”のブロック図である。図において、１は自走のｎ
ビット（一般的にはニブルの整数倍）で構成されたバイ
ナリカウンタ（以下カウンタという）、２はカウンタ１
と同一ビット長（レジスタ長）で構成されたレジスタ
（またはアキュミュレータ）である。５はカウンタ１と
レジスタ２の各対応するＬＳＢからＭＳＢの各ビットご
とにその値を比較し全ビットの値の一致がとれたとき一
致出力“１”を出すディジタルコンパレータである。そ
の一致出力は信号線１０に出力され、Ｔフリップフロッ
プ（以下ＴＦＦという）６のＴ入力端子に供給されてい
る。同時にＣＰＵ４の割り込み入力端子に供給されてい
る。３はＲＯＭ１で、ＣＰＵ４がデータ及び実行プログ
ラムをアクセス可能な構造となっている。ＣＰＵ４は、
レジスタ２の出力信号を信号線９で入力できる構造とな
っており、演算出力端子が信号線１２を通じてレジスタ
２の信号入力端子に接続している。また、システムクロ
ックが信号線７を通じてカウンタ１およびＣＰＵ４のク
ロック信号入力端子に供給され、またディジタルコンパ
レータ５にも同期をとるため供給されている。また、カ
ウンタ１の制御信号入力端子にＣＰＵ４の制御信号出力
端子が信号線１３を通じて接続している。

【０００４】次に図５のフローチャートを参照して動作
について説明する。ＣＰＵ４がシステム動作可能状態に
なると（Ｓ１参照）、ＲＯＭ１・３からＰＷＭの制御情
報、例えば生成する信号波形のＬレベルの期間のデータ
を読み出し（Ｓ２）、レジスタ２にセットする（Ｓ
３）。そしてＣＰＵ４は、信号線１３を通じてカウンタ
１にカウント開始信号を送出する（Ｓ４）。カウンタ１
は、今例えばバイナリアップカウンタとすれば、信号線
７を通じて入力されるシステムクロックに同期しカウン
トアップし、その各ビットの値がレジスタ２の対応する
各ビット値と全て一致すると、ディジタルコンパレータ
５はその一致を検出し（Ｓ６，ＹＥＳ）、信号線１０上
に“１”の信号を出力する。今の場合、ＣＰＵ４はあら
かじめ信号線１４を通じクリア信号がＴＦＦ６に送りリ
セットしておく。その結果、ＴＦＦ６の出力信号の論理
状態（以下状態という）が反転し（Ｓ７）、出力端子１
１の信号状態が“Ｌ”から“Ｈ”へ変化する。同時にそ
の信号線１０上の“１”の信号が割り込み信号となって
ＣＰＵ４の割り込み信号入力端子に加えられる。ＣＰＵ
４はその割り込み信号を検出し（Ｓ８）、ＲＯＭ１・３
から新たに生成する信号の“Ｈ”レベルの期間のデータ
をとりだし（Ｓ９）、それと信号線９で読み込んだレジ
スタ２上の“Ｌ”レベルの期間のデータとの和をとり、
その結果をレジスタ２に再設定する（Ｓ１０）。その
際、和のキャリデータは切りすてる。続いて、カウンタ
１とレジスタ２の各ビットの値を比較し（Ｓ１１，Ｓ１
２）、各ビットの値が全て一致すると、ＴＦＦ６の出力
信号を反転させ（Ｓ１３）、ＣＰＵ４に割り込みをかけ
（Ｓ１４）、ＲＯＭ１・３からつぎの“Ｌ”レベルの期
間のデータを読み出し（Ｓ１５）、それとレジスタ２上
の“Ｈ”レベルの期間のデータとの和をとり、レジスタ
２に再設定する（Ｓ１６）。そして、以上のＳ５〜Ｓ１
６の動作をくり返すことによって出力端子１１に希望す
る１個の信号波形を得ることができる。なお、カウンタ
１のビット長は、生成する信号波形の１周期より長い周
期のクロックを生成できる長さのものとする。

【０００５】（関連技術例２）図６は関連技術例２であ
る“複数信号波形生成装置”のブロック図である。本例
はＲＡＭ１００，セレクタ１０１，ＴＦＦ１０２，１０
３を備え２個の信号波形を生成する点で関連技術例１と
異なっている。

【０００６】回路動作の同じ部分の説明は省略し異なっ
ている部分について説明する。ディジタルコンパレータ
５の出力線１０は、ＣＰＵ４の入力端子のみならずセレ
クタ１０１の信号入力端子に接続している。セレクタ１
０１の信号セレクト端子は信号線１０４を通してＣＰＵ
４のセレクト信号出力端子に接続している。またセレク
タ１０１の出力端子の一方は、ＴＦＦ１０２のＴ入力端
子に、他方は、ＴＦＦ１０３のＴ入力端子に接続してい
る。ＴＦＦ１０２，１０３の出力はそれぞれ出力端子１
０５，１０６に供給されている。また、ＴＦＦ１０２，
１０３のリセット端子は信号線１４を介してＣＰＵ４に
接続されている。ＲＡＭ１００は、ＣＰＵ４とバスで接
続されており、ＣＰＵ４が任意のタイミングで読み書き
可能な構造とする。他の回路は図４と同等なので説明を
省略する。

【０００７】次に図７を参照して動作について説明す
る。システムリセット後（Ｓ２１）、ＣＰＵ４は、各信
号波形の初期データをＲＯＭ１・３よりフェッチし、Ｒ
ＡＭ１００にセットする。ＣＰＵ４はその最小値をとり
出し（Ｓ２２，Ｓ２３）（今それをＴＦＦ・１０２の出
力波形データと考える）、レジスタ２にセットする（Ｓ
２４）。そのタイミングでＣＰＵ４は信号線１０４を用
いセレクタ１０１をきりかえ、信号線１０をＴＦＦ１０
２のＴ入力端子に接続するよう動作する（Ｓ２５）。そ
してカウンタ１のカウントを開始し（Ｓ２６）、カウン
タ１とレジスタ２の各ビットの値を比較し（Ｓ２７）、
全ビットの値が一致して、カウンタ１から一致信号が信
号線１０に出力されると（Ｓ２８，ＹＥＳ）、ＴＦＦ１
０２の信号状態は反転し（Ｓ２９）、同時にその信号が
ＣＰＵ４に割込み信号として入力される。割込みをＣＰ
Ｕ４が検出すると（Ｓ３０）、レジスタ２のデータを信
号線９を通してＣＰＵ４はフェッチし、ＲＯＭ３中のＴ
ＦＦ１０２側の次のデータを加えＲＡＭ１００中にセッ
トする（Ｓ３１，Ｓ３２）。そしてＣＰＵ４はＲＡＭ１
００中の最小値データを選択し（Ｓ３３，Ｓ３４）、レ
ジスタ２にセットし（Ｓ２４）、再び前述のＳ２４〜の
動作を続ける。その場合セレクタ１０１は常にレジスタ
２に設定した最小値のデータに対応したＴＦＦを選択す
るよう切りかえられている。なお、（Ｓ２６）のカウン
タ１のカウンタのカウント開始は、動作開始後の１サイ
クル目のみ有効な処理である。

【０００８】また、作成しうる信号波形は、常に用意さ
れているカウンタ１で生成できる周期の信号波形とす
る。また、複数の波形同志は同時に出力反転しない関係
を有した信号波形のものに限る。

【０００９】なお、複数の信号波形同志で同時に出力反
転する場合に対処するには、次のように構成すればよ
い。基本的動作は前述の通りであるが、ＲＡＭ１００の
データ値で複数個同値となる場合がその場合であり、そ
の場合セレクタ１０１はその複数個のデータに対応した
ＴＦＦのＴ信号入力端子に全て信号線１０の信号が供給
されるような機能をもたせておけば良い。その指示は信
号線１０４を通じＣＰＵ４が実行する。また、Ｓ３２で
桁上げが生じる場合は、常にその桁上げ情報（キャリデ
ータ）も考慮して最小値を求める必要がある。具体的に
言えば、桁上げ情報をＲＡＭ１００に持たせそれを含め
最小値を計算すればよい。（レジスタ２へのセットの際
は、桁上げ情報はきりすてサムデータのみとする。）こ
のようにして、１組のカウンタ，レジスタ，ディジタル
コンパレータを用いながら、容易に２個の任意の信号波
形を生成することができる。同様の手法によりｎ個の任
意の信号波形を生成することができる。

【００１０】（関連技術例３）関連技術例３のブロック
図を図８に示す。本例は、基本回路及び動作は関連技術
例２と同様なので省略し異なっている部分について説明
する。

【００１１】図８においては、当該装置の出力端子１０
５，１０６が信号線１０７，１０８を通じてＣＰＵ４の
制御信号入力端子、またはＲＯＭ２・１６のアクセス信
号入力端子に接続されている。またＲＯＭ２・１６は、
ＣＰＵ４より信号線１０７，１０８上にアクセス信号が
きたとき、ＣＰＵ４にそれぞれのアクセス信号に応じた
ＲＯＭ情報をとりだせる様、アクセス可能なＲＯＭとし
て新たに追加されている。

【００１２】次に動作について説明する。本例は、信号
線１０７，１０８が“Ｈ”のときは、ハード的にＣＰＵ
４はＲＯＭ１・３のデータのみアクセス可能であり、
“Ｌ”のときはＲＯＭ２・１６のデータのみアクセス可
能である様動作する。そのため、ＣＰＵ４が一致出力を
検出すると、ＣＰＵ４の過去の制御情報をＣＰＵ４が記
憶していなくても確実に出力端子が“Ｈ”のときはＲＯ
Ｍ１・３のそれぞれの出力専用の“Ｌ”レベル情報をア
クセスし、また出力端子が“Ｌ”のときはＲＯＭ２・１
６のそれぞれの出力専用の“Ｈ”レベル情報をアクセス
する。

【００１３】なお、イニシャライズのみ、ハード的にＣ
ＰＵ４は、出力端子が“Ｌ”であってもＲＯＭ１・３の
“Ｌ”レベル情報がアクセス可能な構造になっているも
のとする。また、ＣＰＵ４は、出力端子１０５，１０６
のレベルの変化の回数を内部でカウントし、そのカウン
ト条件によってＲＯＭデータを切りかえることも可能と
なっている。

【００１４】本例によれば、プログラム作成が容易とな
り、ＴＦＦの誤動作等の悪影響を最小限にくいとめるこ
とができる。

【００１５】（関連技術例４）図９は関連技術例４のブ
ロック図であり、図１０はその動作を示すフローチャー
トである。本例は関連技術例３に対して、コンパレータ
１７，信号源１９−１，１９−２、基準電源２０が付加
されているように構成されているため、それらの関連技
術例３と異なる部分について説明し、共通な部分の説明
は省略する。コンパレータ１７は出力端子が信号線１８
を通しＣＰＵ４の制御信号入力端子に接続されている。
また、その＋信号入力端子は一端がグランドに接地され
た基準電源Ｖｒｅｆ・２０の出力端子に接続され、−信
号入力端子は、信号源Ｖｉｎ・１９−１／１９−２の信
号出力端子に接続されている。特に１７はチョッパ型の
コンパレータで、ＣＰＵ４が信号源１９−１／１９−
２，基準電源２０を時分割に切り換え可能となってい
る。

【００１６】次に動作について説明する。動作は、ＴＦ
Ｆ１０２，１０３の出力データ（αという）の読み込み
までは関連技術例３と同じなので省略し、それ以後の手
続について説明する。ＣＰＵ４は、αデータを読み込ん
だ後信号源１９−１の電圧Ｖｉｎと基準電源２０の電圧
Ｖｒｅｆとの比較結果（以下βという）を信号線１８を
通じて読み込む（Ｓ５１）。今出力端子１０５に出力さ
れる信号（Ｍ１とする）をスイッチング電源の制御等の
ＰＷＭ信号として用いる場合には、ＣＰＵ４は１９−１
をその被制御対象の電源に切り換え、また２０をその制
御用基準電圧に制御する。出力端子１０５に出力される
信号波形の“Ｈ”レベルの時間が長くなると、信号源１
９−１の電圧が増加する系とすると、信号源１９−１の
電圧Ｖｉｎが比較基準電源２０の電圧Ｖｒｅｆより大と
なると、出力端子１０５に出力される信号波形の“Ｈ”
レベルの時間が短くなり信号源１９−１の電圧Ｖｉｎを
減少させる方向の信号波形が出力端子１０５に出力され
るということで負帰還による制御をかけることができ
る。

【００１７】ＣＰＵ４はその信号線１８上の信号βを出
力端子１０５のデータαの読み込み後読み込み、αが
“Ｌ”のとき（Ｓ５３，ＹＥＳ）で、βが“Ｌ”のとき
（Ｓ５４，ＹＥＳ）には、αでセレクトしたＲＯＭ２の
中のオン幅データをＲＯＭ２から読み込み、そのデータ
とレジスタ２のデータを加えたものから１を加えたデー
タをＲＡＭ１００に書き込む（Ｓ５５）。αが“Ｌ”の
ときにβが“Ｈ”のとき（Ｓ５４，ＮＯ）には、αでセ
レクトしたＲＯＭ２中のオン幅データをＣＰＵ４が読み
込み、そのデータとレジスタ２のデータを加えたものか
ら１を減じたデータをＲＡＭ１００に書き込む（Ｓ５
９）。ＲＡＭ１００中の最小値を判定し（Ｓ５６）、最
小値のキャリデータを除いたサムデータのみをレジスタ
２にセットする。再びカウンタ１の値とレジスタ２の値
の一致判定ルーチンへはいる。αが“Ｈ”のときには、
αでセレクトしたＲＯＭ１のＲＯＭデータをＣＰＵ４は
読み込み、そのデータとレジスタ２のデータを加えたも
のをＲＡＭ１００に書き込み（Ｓ５８）、ＲＡＭ１００
中の最小値を判定する。

【００１８】なお、ＣＰＵ４は、信号源１９−１を信号
源１９−２に、また基準電源２０の電圧Ｖｒｅｆの値を
変更することによってＴＦＦ１０３に対する制御も同様
に実行することが可能である。また、３信号波形以上に
対しても同様の手法で拡張可能である。なお、Ｓ４５の
カウンタスタートは、動作開始直後１サイクル目のみに
有効な処理である。

【００１９】前述のよう動作することから、ａ．当該装
置を用いて容易にオフ幅一定等の複数のＰＷＭ制御回路
をくむことが可能となる。（周波数一定の複数のＰＷＭ
制御回路も同様の手法で容易に可能な事はもちろんであ
る。）ｂ．制御にソフト的判定を用いているため、制御
に問題が生じたときは容易に制御方法を変更し対処が可
能となるというメリットが生じる。

【００２０】具体的には、ループの安定性，リップル含
有率を減少させるため、αが“Ｌ”のとき、ＲＯＭ２の
データとレジスタ２のデータとの和からの増減量を１以
外の値に変更することも容易である。

【００２１】（関連技術例５）図１１は関連技術例５の
ブロック図であり、図１２はその動作を示すフローチャ
ートである。本例は、関連技術例４に対し、カウンタ２
１が加わったものである。基本は関連技術例３であるの
で、共通な部分の説明は省略し、異なる部分について説
明する。なお、今の場合、カウンタ２１がＴＦＦ１０２
の出力をカウントする場合について説明するが、ＣＰＵ
４は容易に信号線２２を用いて、ＴＦＦ１０３の出力を
カウントするように切り換えることも可能である。カウ
ンタ２１は出力端子１０５の出力信号を信号線１０７を
通じてそのクロツク入力端子に入力されるよう構成され
ている。

【００２２】また、そのカウント状況（以下γという）
をＣＰＵ４は信号線２３を通じて読みとることができる
よう構成されている。同時に信号線１０８もカウンタ２
１の信号入力端子に接続されており、ＣＰＵ４の命令で
読み取り可能となっている。同時にＣＰＵ４はカウンタ
２１を信号線２２を通じて任意の初期状態に設定可能で
ある。

【００２３】次に動作について説明する。ＣＰＵ４はイ
ニシャル時、信号線２２を通じカウンタ２１に必要な制
御情報、例えばカウンタ２１をアップカウンタまたはダ
ウンカウンタにするか等を書き込む。カウンタ２１は出
力端子１０５に出力されるデータが立ち下がるごとにア
ップまたはダウンカウントするよう動作する。ＣＰＵ４
はその制御情報をもとに、ＲＯＭ１・３またはＲＯＭ２
・１６のデータとレジスタ２のデータの和にさらに加減
する値の量を自由に設定可能となっている。

【００２４】

【発明が解決しようとする課題】前述のように、関連技
術例においては、ＰＷＭ波形を生成するためのデータの
演算をすべてＣＰＵのＡＬＵ(Arithmetic and Logic Un
it)に基本的に具備された演算機能を用いてソフトによ
る処理を行っているため次のような問題がある。 ａ．加算演算において、キャリが生じると、大小比較の
ためにその情報を保存する必要がある。

【００２５】ｂ．キャリが生じたときの大小演算が非常
に煩雑となり、ソフトのステップが増加する。

【００２６】ｃ．前記ｂ等から、演算中に割り込みが生
じその次のタイミングの演算結果が要求されたときに、
その演算結果が用意できぬような場合が、生成する波形
によっては生じる。

【００２７】本発明は、このような事情に鑑みてなされ
たもので、ソフト処理を簡単化でき、ソフト処理時間を
大幅に短縮できる複数信号波形生成装置を提供すること
を目的とするものである。

【００２８】

【課題を解決するための手段】本発明では、前記目的を
達成するため、信号波形生成装置を次の（１），（２）
のとおりに構成する。

【００２９】（１） 次のａ〜ｈに示す構成要素を備え
た複数信号波形生成装置。 ａ．所定のクロックパルスをカウントするカウンタ。 ｂ．当該装置の複数出力信号のうちの一つの出力信号に
かかるデータを設定するレジスタ。 ｃ．前記カウンタと前記レジスタを比較し、一致出力を
出すコンパレータ。 ｄ．前記コンパレータが一致出力を出す毎に、当該装置
の複数出力信号のうち前記レジスタに設定したデータに
かかる出力信号の新たな所要データと、前記レジスタに
設定されているデータとを加算する加算器。 ｅ．前記加算器の出力であるサムデータとキャリデータ
の対を個々に記憶する複数の記憶手段。 ｆ．前記複数の記憶手段に記憶されている、複数のサム
データとキャリデータの対から最小値を判定する判定手
段。 ｇ．前記コンパレータが一致出力を出す毎に、前記判定
手段で判定した最小値にかかるサムデータを前記レジス
タに設定する設定手段。 ｈ．当該装置の複数出力信号のうち、前記レジスタに設
定されているデータにかかる出力信号の状態を、前記コ
ンパレータが一致出力を出す毎に反転する出力反転手
段。

【００３０】（２）複数の記憶手段に全てキャリデータ
が有ることを検出して、この全てのキャリデータを消去
するリセット回路を備えた前記（１）記載の複数信号波
形生成装置。

【００３１】

【作用】前記（１），（２）の構成により、加算データ
は、サムデータとキャリデータの対で記憶されるので、
最小値はソフトにより簡単に判定できる。 （２）の構成では、更に、複数の記憶手段に全てキャリ
データが有るとき、このキャリデータはリセット回路で
消去されるので、ソフトによる処理が簡単になる。

【００３２】

【実施例】以下本発明を実施例により詳しく説明する。 （実施例１）図１は実施例１である“複数信号波形生成
装置”のブロック図である。本実施例は、説明を簡単に
するため、２個の信号波形生成の例としているが、３個
以上の信号波形生成は本実施例を拡張し容易に実施でき
る。

【００３３】本実施例における基本的な構成，動作は、
前述の関連技術例と同様なので、省略し、ここでは演算
時に用いるレジスタ周辺、および大小比較に関する処理
を主にして説明する。

【００３４】図１に示すように、関連技術例の構成に、
更に、加算データを記憶する専用のレジスタＡ，Ｂが追
加されている。レジスタＡはレジスタ２０１と２０３か
ら構成され、レジスタＢはレジスタ２０２，２０４から
構成されている。レジスタ２０１，２０２は、加算デー
タからキャリデータを除いた、サムデータを記憶するレ
ジスタであり、レジスタ２０３，２０４は加算データの
うちキャリデータを記憶するレジスタである。レジスタ
Ａ，Ｂの類のレジスタを以下“レジスタペア”という。
２０５はバスラインで、ＣＰＵ４のＩ／Ｏポートとレジ
スタ２０１〜２０４のＩ／Ｏ端子とを接続している。Ｃ
ＰＵ４はこのバスライン２０５を通じて、加算結果のサ
ムデータ，キャリデータを転送する構造となっている。

【００３５】２０６，２０７は、それぞれレジスタペア
Ａ，Ｂの選択及び制御用信号線である。２０８はレジス
タ２０１，２０２のデータ読み取り用バスである。また
２０９はキャリフラグ用のデータバスで、異なるレジス
タ２０３，２０４上のキャリデータを１命令で読み出す
ためのデータバスである。

【００３６】次に動作について説明する。ＣＰＵ４のＡ
ＬＵ部２１５は、専用レジスタ用転送命令を持ち、ＣＰ
Ｕ４がその命令を実行するときには、通常の転送命令で
は開かぬゲートも開くためアキュミュレータ２の情報の
みならず演算結果生成されるキャリ情報を保存するキャ
リーフラグレジスタの出力も同時にバス２０５上に転送
される。そのデータがレジスタペアＡの情報の場合に
は、バス２０５上のデータが、信号線２０６上への制御
信号によってレジスタ２０１及びレジスタ２０３に転送
され、そのデータがレジスタペアＢの情報の場合には、
バス２０５上のデータが、信号線２０７上への制御信号
によってレジスタ２０２およびレジスタ２０４に転送さ
れる。次にＣＰＵ４がそれらのデータを読み出す場合に
ついて説明する。読み出し時は、レジスタ２０１，２０
２の情報は、バスライン２０８よりＣＰＵ４は読み出
し、レジスタ２０３，２０４の情報はバスライン２０９
より、キャリ情報読み出し命令で読み出せるようになっ
ている。またＡＬＵ部２１５は、キャリフラグ制御専用
命令を有し、この命令で、ＣＰＵ４はバスライン２０
５、信号線２０６，２０７を通じて任意にキャリフラグ
の設定を１命令で実行可能である。

【００３７】実際の動作は以下の通りである。ＣＰＵ４
は、関連技術例でＲＡＭ１００を一時記憶領域としてい
たものをレジスタ２０１〜２０４におきかえＨデータ、
Ｌデータの和演算を実行してゆき、信号線１０に割り込
み信号が出力されるその都度、キャリデータを含めたレ
ジスタペアＡ，Ｂの値の大小を判定し、その小のサムデ
ータをレジスタ２にセットしＰＷＭ波形を生成する。

【００３８】関連技術例の手法では、キャリレジスタが
演算器に付随し通常１個のためキャリ情報は和演算時に
生じるキャリフラグを、その都度キャリレジスタから取
り出し、ＲＡＭ等のメモリ上に写し代えて保存して置く
必要があった。

【００３９】それに対して本実施例では、レジスタ（Ａ
ＣＣ）２上の和演算結果のデータとレジスタ２上での演
算の結果生じるキャリフラグ情報は、同時に、２０１と
２０３、または、２０２と２０４のレジスタぺアのどち
らかのペアに一度に保存する命令を用意しており、一命
令で保存可能である。

【００４０】また、大小比較の際、ＣＰＵ４は、キャリ
フラグ参照命令の１命令で、信号バス２０９を通じてフ
ラグの状態を判定することが可能である。

【００４１】この様な命令及びハード構成を用いれば、
最小値のデータを抽出するのは、関連技術例に比較して
非常に容易となる。

【００４２】この大小比較の具体的な動作を記述する
と、以下の様になる。ＣＰＵ４は、キャリフラグ判定を
行い、フラグの立っているものとそうでないものが混ざ
っているときには、フラグの立っていないレジスタペア
の値のみの相互の比較を行い、その内の最小のものが次
のレジスタ２の設定データとなる。フラグが全部“０”
または“１”のときには、全てのレジスタペアのデータ
相互の比較を行い、その最小値のサムデータが次のレジ
スタ２の設定のデータとなる。関連技術例と本実施例は
共に図２に示す制御手順で実行可能であるが、具体的な
手法が異なる。

【００４３】すなわち、Ｓ１０２のステップは、本実施
例では、キャリ情報読み出し命令の１命令で情報を読み
出し、更にデータコンペア命令で判定可能である。この
操作は生成するＰＷＭ波形が増えても、命令数が増える
心配はない。これに対し関連技術例では、出力信号波形
の数×（セーブ＋フェッチ）回のＣＰＵ動作が必要であ
る。同様に本実施例ではＳ１０２でもＳ１０１と同じ命
令で実行可能である。Ｓ１０２の結果、Ｓ１０６に進ん
だ時、ＣＰＵ４はキャリフラグ制御専用命令の１命令で
全キャリフラグをリセット可能である。

【００４４】Ｓ１０３，Ｓ１０４，Ｓ１０５は関連技術
例と同じ手続きで処理される。このように本実施例によ
れば、関連技術例に比べてキャリフラグ処理がコマンド
で容易に実行可能となっているので、プログラムの作成
が容易となり、ステップ数も短くなり、かつ実行時間も
早くなるメリットがある。その結果、より高周波のＰＷ
Ｍ波形を生成できるメリットが生じる。

【００４５】（実施例２）本実施例は実施例１に対し
て、図２のＳ１０６のキャリフラグリセットをハード回
路で実現した例であり、そのリセット回路を図２に示
す。その他の部分は実施例１と同様であるので省略し、
異なっているハード部分を説明する。実施例１に３０１
から３０５のロジック回路が追加になっているので先
ず、この回路の接続について説明する。

【００４６】図３において３０１は２入力ノアゲート
で、一方の入力端子が信号線２０６に他方の入力端子が
信号線２０７線に接続され、その出力端子は、３０３，
３０４の３入力及び２入力ノアゲートで構成されるＲＳ
フリップフロップ（以下ＦＦという）のリセット入力端
子に接続されている。そのＦＦのＳＥＴ信号入力端子の
−端子は３０２の２入力アンドゲートの出力端子に接続
されている。また他の−端子は１４の信号線に接続して
いる。２入力アンドゲート３０２の入力端子の一方は、
レジスタ（Ｄタイプフリップフロップ）２０３のＱ出力
端子に接続され、他端はレジスタ（Ｄタイプフリップフ
ロップ）２０４のＱ出力端子に接続されている。３入力
ノアゲート３０３の出力端子は、３０５のインバータの
入力端子に接続され、そのインバータ３０５の出力端子
がレジスタ２０３，２０４のリセット端子に接続されて
いる。

【００４７】次にその動作について説明する。信号線１
４にリセット信号があらかじめ送出され、２０３，２０
４があらかじめリセットされている条件を考える。

【００４８】通常、信号線２０５−１，２０５−２上の
フラグ情報が、それぞれ信号線２０６，２０７上のセッ
ト信号に同期してそれぞれレジスタ２０３，２０４にセ
ットされる。ＦＦは、レジスタ２０３，２０４の出力が
共にセットされると、アンドゲート３０２の出力が
“１”となりセットされ、その情報がインバータ３０５
を通じてレジスタ２０３，２０４のリセット端子に出力
されそのフラグ出力は共にリセットされる。またＦＦ
は、レジスタ２０３，２０４のデータセット信号が、フ
ラグの設定が終了し“Ｌ”レベルになると、ノアゲート
３０１の出力信号によってリセットされ、レジスタ２０
３，２０４のフラグを再設定可能な状態になる。なお、
レジスタ２０３，２０４のフラグがリセットされるの
は、レジスタ２０３，２０４のフラグが共にセットされ
た時または、１４の信号線上にリセット信号が送出され
たときのみである。

【００４９】この様に、本実施例によれば全てのキャリ
フラグが立った時、フラグの状態判定と、フラグのリセ
ットをソフトでする必要がなくなり、より高周波の任意
パルスをソフトで生成可能となる。

【００５０】

【発明の効果】以上説明したように、本発明によれば、
加算データをサムデータとキャリデータの対で個々に記
憶する複数の記憶手段（レジスタペア）を用いているの
で、キャリフラグのセット，リセットのソフト処理が簡
単化でき、また、請求項２の発明では、更にキャリフラ
グの状態判定と、そのリセットがハードで行われるの
で、ソフト処理が簡単になる。

【００５１】このためソフト処理時間が大幅に短縮で
き、より高周波の信号波形を生成することができる。

【図面の簡単な説明】

【図１】 実施例１のブロック図

【図２】 最小値判定のフローチャート

【図３】 実施例２のブロック図

【図４】 関連技術例１のブロック図

【図５】 関連技術例１のフローチャート

【図６】 関連技術例２のブロック図

【図７】 関連技術例２のフローチャート

【図８】 関連技術例３のブロック図

【図９】 関連技術例４のブロック図

【図１０】 関連技術例４のフローチャート

【図１１】 関連技術例５のブロック図

【図１２】 関連技術例５のフローチャート

【符号の説明】

１ カウンタ ２ レジスタ（ＡＣＣ） ４ ＣＰＵ ５ ディジタルコンパレータ １０１ セレクタ １０２，１０３ ＴＦＦ （２０１，２０３）、（２０２，２０４） レジスタ ２１５ ＡＬＵ部

Claims (2)

【特許請求の範囲】
1. 【請求項１】 次のａ〜ｈに示す構成要素を備えたこと
   を特徴とする複数信号波形生成装置。 ａ．所定のクロックパルスをカウントするカウンタ。 ｂ．当該装置の複数出力信号のうちの一つの出力信号に
   かかるデータを設定するレジスタ。 ｃ．前記カウンタと前記レジスタを比較し、一致出力を
   出すコンパレータ。 ｄ．前記コンパレータが一致出力を出す毎に、当該装置
   の複数出力信号のうち前記レジスタに設定したデータに
   かかる出力信号の新たな所要データと、前記レジスタに
   設定されているデータとを加算する加算器。 ｅ．前記加算器の出力であるサムデータとキャリデータ
   の対を個々に記憶する複数の記憶手段。 ｆ．前記複数の記憶手段に記憶されている、複数のサム
   データとキャリデータの対から最小値を判定する判定手
   段。 ｇ．前記コンパレータが一致出力を出す毎に、前記判定
   手段で判定した最小値にかかるサムデータを前記レジス
   タに設定する設定手段。 ｈ．当該装置の複数出力信号のうち、前記レジスタに設
   定されているデータにかかる出力信号の状態を、前記コ
   ンパレータが一致出力を出す毎に反転する出力反転手
   段。
2. 【請求項２】 複数の記憶手段に全てキャリデータが有
   ることを検出して、この全てのキャリデータを消去する
   リセット回路を備えたことを特徴とする請求項１記載の
   複数信号波形生成装置。