JP2000322282A - マイクロコンピュータ - Google Patents

Abstract

(57)【要約】 【課題】 内蔵ＲＯＭに評価プログラムが書き込めない
場合でも、ＩＣＥによる評価プログラムの実行処理が簡
単な操作で行える、記憶部内蔵のマイクロコンピュータ
を得る。 【解決手段】 デバッグ回路２は通常モード／ＲＡＭ起
動モードを指示する制御信号Ｓ１に応じてリセットベク
トルＶ１／Ｖ２の生成を指示するリセットベクトル選択
信号Ｓ２を出力し、リセット回路３はリセット解除後に
リセットベクトル選択信号Ｓ２の指示によって、起動ア
ドレスＡ１／Ａ２を指示するリセットベクトルＶ１／Ｖ
２を生成する。ＩＣＥ１からデバッグ回路２を通じて、
ＲＡＭ領域５に評価プログラム（開始アドレス＝起動ア
ドレスＡ２）を登録した後、ＲＡＭ起動モードを指示す
る制御信号Ｓ１をデバッグ回路２に与え、リセット解除
後にＲＡＭ領域５上の起動アドレスＡ２から評価プログ
ラムが実行されるように設定することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明はデバッグ回路を内
蔵したマイクロコンピュータに関する。

【０００２】

【従来の技術】図７は従来のＲＯＭ内蔵マイクロコンピ
ュータのメモリ配置を示す説明図である。同図に示すよ
うに、メモリ領域はＲＡＭ領域５と内蔵ＲＯＭ領域６と
からなり、内蔵ＲＯＭ領域６上に起動アドレスＡ１が割
り当てられている。なお、内蔵ＲＯＭとしてフラッシュ
メモリあるいはマスクＲＯＭが考えられる。起動アドレ
スＡ１はリセット解除後のリセット解除時実行プログラ
ムの開始アドレスである。

【０００３】リセット回路５３はリセット解除後に起動
アドレスＡ１を指示するリセットベクトルＶ１を生成す
る。

【０００４】このような構成の従来のＲＯＭ内蔵マイク
ロコンピュータは、リセット解除後にリセット回路５３
からリセットベクトルＶ１が生成されることにより、内
蔵ＲＯＭ領域６上の起動アドレスＡ１からリセット解除
時実行プログラムを実行していた。

【０００５】

【発明が解決しようとする課題】上記構成の従来のＲＯ
Ｍ内蔵マイクロコンピュータを含むシステムをＩＣＥ
（Ｉn Ｃircut Ｅmulator）によって評価する場合を考
える。

【０００６】内蔵されたＲＯＭがフラッシュメモリの場
合、ＩＣＥからデバッグ回路を通じて、フラッシュメモ
リの内蔵ＲＯＭ領域６に評価プログラム（開始アドレス
＝起動アドレスＡ１）を登録し、リセット解除後に内蔵
ＲＯＭ領域６上の起動アドレスＡ１から評価プログラム
が実行されるようにしていた。

【０００７】しかしながら、何らかの理由でフラッシュ
メモリに書き込みが行えない場合、ＩＣＥの制御下で以
下の操作が必要であった。

【０００８】まず、デバッグ回路を介してマイクロコン
ピュータのＲＡＭ領域５に評価プログラムを登録した
後、マイクロコンピュータを通常モードにして、ＩＣＥ
の制御下で内蔵ＲＡＭ上の評価プログラムの開始アドレ
スからの処理をマイクロコンピュータに実行させるとい
うデバッグ割込み処理を行う必要があった。このよう
に、ＩＣＥの制御下で強制的に評価プログラムを実行さ
せるという、ＩＣＥによる一連の操作は非常に煩雑であ
った。

【０００９】また、内蔵されたＲＯＭがマスクＲＯＭの
場合、マスクＲＯＭには書き込みが行えないため、フラ
ッシュメモリに書き込みが行えない場合と同様、上記し
たＩＣＥによる一連の操作が必要であった。

【００１０】この発明は上記問題点を解決するためにな
されたもので、内蔵した記憶部の限られた領域にしか評
価プログラムが書き込めない場合でも、ＩＣＥ等の外部
評価装置による評価プログラムの実行処理が簡単な操作
で行える、記憶部内蔵のマイクロコンピュータを得るこ
とを目的とする。

【００１１】

【課題を解決するための手段】この発明に係る請求項１
記載のマイクロコンピュータは、外部評価装置からの評
価プログラムの登録が可能な記憶部を内蔵しており、Ｃ
ＰＵと、前記外部評価装置からの前記評価プログラムの
前記記憶部への登録の支援動作、及び前記評価プログラ
ム実行時の支援動作を行うデバッグ回路とを備え、前記
デバッグ回路は、前記外部評価装置の制御下で前記評価
プログラム実行用アドレスを指示するリセットベクトル
選択信号を生成することが可能であり、リセット動作実
行後のリセット解除時にリセットベクトルを生成し、前
記リセットベクトルに基づき前記記憶部上に登録された
リセット解除時実行プログラムを前記ＣＰＵに実行させ
るリセット回路をさらに備え、前記リセット回路は、前
記リセットベクトル選択信号に基づき前記リセットベク
トルを決定する。

【００１２】また、請求項２記載のマイクロコンピュー
タにおいて、前記評価プログラム実行用アドレスは前記
評価プログラムの開始アドレスを含み、前記リセット回
路は、前記リセットベクトル選択信号が前記評価プログ
ラムの開始アドレスを指示する場合、当該開始アドレス
からの起動を指示する前記リセットベクトルを生成し
て、前記リセット解除時プログラムとして前記評価プロ
グラムを前記ＣＰＵに実行させている。

【００１３】請求項３記載のマイクロコンピュータにお
いて、前記記憶部は割り込みアドレスが格納可能な割り
込みレジスタを含み、前記評価プログラム実行用アドレ
スは前記割り込みレジスタのアドレスを含み、前記デバ
ッグ回路は、前記外部評価装置の制御下で前記評価プロ
グラムの開始アドレスを前記割り込みアドレスとして前
記割り込みレジスタに格納可能であり、前記リセット回
路は、前記リセットベクトル選択信号が前記割り込みレ
ジスタのアドレスを指示する場合、前記割り込みアドレ
スから始まる割り込み処理を指示するリセットベクトル
を生成して、前記リセット解除時プログラムとして前記
評価プログラムを前記ＣＰＵに実行させている。

【００１４】請求項４記載のマイクロコンピュータにお
いて、前記リセットベクトル選択信号は前記記憶部上の
全アドレスが指定可能なリセットアドレス選択信号を含
んでいる。

【００１５】請求項５記載のマイクロコンピュータにお
いて、前記リセットアドレス選択信号は複数の信号線を
介して前記リセット回路に伝播され、前記複数の信号線
は３値以上が認識可能な多値情報の伝播が可能であり、
前記リセット回路は、前記複数の信号線それぞれの多値
情報が判定可能な多値判定回路を含んでいる。

【００１６】請求項６記載のマイクロコンピュータは、
前記デバッグ回路と前記リセット回路との間に介挿さ
れ、前記リセットベクトル選択信号が所定の条件を満足
して前記評価プログラムの開始アドレスを指示する場合
のみ、前記リセットベクトル選択信号による前記評価プ
ログラム実行用アドレスの指示を有効にするフェイルセ
ーフ回路をさらに備えている。

【００１７】

【発明の実施の形態】＜実施の形態１＞図１はこの発明
の実施の形態１であるマイクロコンピュータの構成を示
す説明図である。同図に示すように、マイクロコンピュ
ータ１１内のデバッグ回路２はＩＣＥ１に接続され、Ｉ
ＣＥ１から制御信号Ｓ１を受ける。

【００１８】デバッグ回路２は通常モード／ＲＡＭ起動
モードを指示する制御信号Ｓ１に応じてリセットベクト
ルＶ１／Ｖ２の生成を指示するリセットベクトル選択信
号Ｓ２をリセット回路３に出力する。また、デバッグ回
路２は、ＩＣＥ１からの評価プログラム登録動作の支援
する処理や、ＩＣＥ１の制御下でエミュレーション実行
時にマイクロコンピュータ１１の内部状態を検知し、エ
ミュレーションの実行を支援するデバッグ処理も行う。

【００１９】リセット回路３リセット動作実行後のリセ
ット解除後にリセットベクトル選択信号Ｓ２の指示によ
って、起動アドレスＡ１を指示するリセットベクトルＶ
１あるいは起動アドレスＡ２を指示するリセットベクト
ルＶ２を生成する。

【００２０】マイクロコンピュータ１１内のメモリはＲ
ＡＭ領域５及び内蔵ＲＯＭ領域６からなり、内蔵ＲＯＭ
領域６に起動アドレスＡ１が割り当てられるとともに、
ＲＡＭ領域５に起動アドレスＡ２が割り当てられる。な
お、内蔵ＲＯＭとして、フラッシュメモリあるいはマス
クＲＯＭが考えられる。

【００２１】ＣＰＵ１０は、リセット解除時にリセット
回路３のリセットベクトルに基づき、ＲＡＭ領域５ある
いは内蔵ＲＯＭ領域６に登録されたリセット解除時プロ
グラムを実行する。

【００２２】このような構成の実施の形態１のマイクロ
コンピュータ１１を含むシステムをＩＣＥ１によって評
価する場合を考える。

【００２３】通常時で、マイクロコンピュータ１１に内
蔵されたＲＯＭがフラッシュメモリの場合、ＩＣＥ１か
らデバッグ回路２を通じて、フラッシュメモリの内蔵Ｒ
ＯＭ領域６に評価プログラム（プログラム開始アドレス
＝起動アドレスＡ１）を登録した後、通常モードを指示
する制御信号Ｓ１をデバッグ回路２に与え、リセット解
除後に内蔵ＲＯＭ領域６上の起動アドレスＡ１から評価
プログラムが実行されるようにする。

【００２４】何らかの理由でフラッシュメモリに書き込
みが行えない異常時は、ＩＣＥ１からデバッグ回路２を
通じて、ＲＡＭ領域５に評価プログラム（開始アドレス
＝起動アドレスＡ２）を登録した後、ＲＡＭ起動モード
を指示する制御信号Ｓ１をデバッグ回路２に与え、リセ
ット解除後にＲＡＭ領域５上の起動アドレスＡ２から評
価プログラムが実行されるようにする。

【００２５】また、内蔵されたＲＯＭがマスクＲＯＭの
場合、マスクＲＯＭには書き込みが行えないため、フラ
ッシュメモリに書き込みが行えない異常時と同様な操作
でリセット解除後にＲＡＭ領域５上の起動アドレスＡ２
から評価プログラムが実行されるようにすることができ
る。

【００２６】このように、実施の形態１のマイクロコン
ピュータ１１は、マイクロコンピュータ１１を通常時
（ＲＯＭ起動）と異常（ＲＡＭ起動）時とで、ＩＣＥ１
から同様な操作でマイクロコンピュータ１１に評価プロ
グラムを実行させることができる。

【００２７】その結果、実施の形態１のマイクロコンピ
ュータは、内蔵したＲＯＭに評価プログラムが書き込め
ない場合でも、ＩＣＥによるＲＡＭ領域５に登録した評
価プログラムの実行処理を簡単な操作で行うことができ
るという効果を奏する。

【００２８】＜実施の形態２＞図２はこの発明の実施の
形態２であるマイクロコンピュータの構成を示す説明図
である。同図に示すように、マイクロコンピュータ１２
内のデバッグ回路２２はＩＣＥ１に接続され、ＩＣＥ１
から制御信号Ｓ１を受ける。

【００２９】デバッグ回路２２は通常モード／割り込み
起動モードを指示する制御信号Ｓ１に応じて、リセット
ベクトルＶ１／Ｖ３の生成を指示するリセットベクトル
選択信号Ｓ２２をリセット回路２３に出力する。デバッ
グ回路２２は実施の形態１のデバッグ回路２と同様な評
価プログラム登録支援処理やデバッグ処理も行う。

【００３０】リセット回路２３はリセット解除後にリセ
ットベクトル選択信号Ｓ２２の指示によって、起動アド
レスＡ１を指示するリセットベクトルＶ１あるいは割込
みレジスタ領域７のアドレスを指示するリセットベクト
ルＶ３を生成する。

【００３１】マイクロコンピュータ１２内のメモリはＲ
ＡＭ領域５、内蔵ＲＯＭ領域６及び割込みレジスタ領域
７からなり、内蔵ＲＯＭ領域６に起動アドレスＡ１が割
り当てられる。なお、内蔵ＲＯＭとして、フラッシュメ
モリあるいはマスクＲＯＭが考えられる。

【００３２】ＣＰＵ１０は、リセット解除時にリセット
回路２３のリセットベクトルに基づき、ＲＡＭ領域５あ
るいは内蔵ＲＯＭ領域６に登録されたリセット解除時プ
ログラムあるいは割込みレジスタ領域７に格納された割
り込みアドレスから始まる割り込み処理によるリセット
解除時プログラムを実行する。

【００３３】このような構成の実施の形態２のマイクロ
コンピュータ１２を含むシステムをＩＣＥ１によって評
価する場合を考える。

【００３４】通常時は、実施の形態１のマイクロコンピ
ュータ１１と同様の操作を行い、リセット解除後に内蔵
ＲＯＭ領域６上の起動アドレスＡ１から評価プログラム
が実行されるようにする。

【００３５】一方、フラッシュメモリの内蔵ＲＯＭ領域
６の一部しか書き込み可能領域（起動アドレスＡ１を除
く）が行えない異常時では、ＩＣＥ１からデバッグ回路
２２を通じて、内蔵ＲＯＭ領域６の書き込み可能領域に
評価プログラムを登録するとともに、割込みレジスタ領
域７の割り込みアドレスとして評価プログラムの開始ア
ドレスを登録した後、割り込み起動モードを指示する制
御信号Ｓ１をデバッグ回路２２に与え、リセット解除後
に割り込み処理を実行させることにより、割込みレジス
タ領域７に格納された割り込みアドレス（評価プログラ
ムの開始アドレス）から評価プログラムが実行されるよ
うにする。なお、上記した方法で、ＲＡＭ領域５に評価
プログラムを登録するようにすることもできる。

【００３６】このように、実施の形態２のマイクロコン
ピュータは、割込みレジスタ領域７への評価プログラム
の開始アドレスの登録操作を除いて、通常時と異常（割
り込み起動）時とで同様な操作でマイクロコンピュータ
１２に評価プログラムを実行させることができる。

【００３７】その結果、実施の形態２のマイクロコンピ
ュータは、内蔵したＲＯＭの一部にしか評価プログラム
が書き込めない場合でも、ＩＣＥによる評価プログラム
の実行処理を簡単な操作で行うことができるという効果
を奏する。

【００３８】＜実施の形態３＞図３はこの発明の実施の
形態３であるマイクロコンピュータの構成を示す説明図
である。同図に示すように、マイクロコンピュータ１３
内のデバッグ回路３２はＩＣＥ１に接続され、ＩＣＥ１
から制御信号Ｓ１を受ける。

【００３９】デバッグ回路３２は制御信号Ｓ１に基づ
き、制御信号Ｓ１の指示するアドレスを指定するリセッ
トアドレス選択信号Ｓ３２をリセット回路３３に出力す
る。リセットアドレス選択信号Ｓ３２は、ＲＡＭ領域５
及び内蔵ＲＯＭ領域６の全アドレスにおける任意のアド
レスが指定可能な複数ビットからなる信号である。な
お、デバッグ回路３２は、実施の形態１のデバッグ回路
２と同様に評価プログラム登録支援処理及びデバッグ処
理を行う。

【００４０】リセット回路３３はリセット解除後にリセ
ットアドレス選択信号Ｓ３２が指定するアドレスを指示
するリセットベクトルＶＷを生成する。

【００４１】マイクロコンピュータ１３内のメモリはＲ
ＡＭ領域５及び内蔵ＲＯＭ領域６からなり、内蔵ＲＯＭ
領域６に起動アドレスＡ１が割り当てられる。なお、内
蔵ＲＯＭとして、フラッシュメモリあるいはマスクＲＯ
Ｍが考えられる。

【００４２】ＣＰＵ１０は、リセット解除時にリセット
回路３３のリセットベクトルに基づき、ＲＡＭ領域５あ
るいは内蔵ＲＯＭ領域６に登録されたリセット解除時プ
ログラムを実行する。

【００４３】このような構成の実施の形態３のマイクロ
コンピュータ１３を含むシステムをＩＣＥ１によって評
価する場合を考える。

【００４４】通常時は、実施の形態１のマイクロコンピ
ュータ１１と同様な操作によって、リセット解除後に内
蔵ＲＯＭ領域６上の起動アドレスＡ１から評価プログラ
ムが実行されるようにする。

【００４５】何らかの理由でフラッシュメモリに書き込
みが行えない第１の異常時でＲＡＭ領域５に評価プログ
ラムを書き込み場合、ＩＣＥ１からデバッグ回路３２を
通じて、ＲＡＭ領域５に評価プログラムを登録するとと
もに、評価プログラムの開始アドレスを指示する制御信
号Ｓ１をデバッグ回路３２に与え、リセット解除後にＲ
ＡＭ領域５上の評価プログラムが実行されるようにす
る。

【００４６】また、フラッシュメモリの内蔵ＲＯＭ領域
６の一部しか書き込み可能領域（起動アドレスＡ１を除
く）が行えない第２の異常時では、ＩＣＥ１からデバッ
グ回路３２を通じて、内蔵ＲＯＭ領域６の書き込み可能
領域に評価プログラムを登録するとともに、評価プログ
ラムの開始アドレスを指示する制御信号Ｓ１をデバッグ
回路３２に与え、リセット解除後に評価プログラムが実
行されるようにする。

【００４７】このように、実施の形態３のマイクロコン
ピュータは、通常時と第１及び第２の異常時とで同様な
操作でマイクロコンピュータ１３に評価プログラムを実
行させることができる。

【００４８】その結果、実施の形態３のマイクロコンピ
ュータは、内蔵したＲＯＭに評価プログラムが全部また
は一部書き込めない場合でも、ＩＣＥによる評価プログ
ラムの実行処理を簡単な操作で行うことができる効果を
奏する。

【００４９】また、起動アドレスＡ１以外に、ＲＡＭ領
域５あるいは内蔵ＲＯＭ領域６上の任意のアドレスを起
動アドレスに設定することができるため、評価プログラ
ムをＲＡＭ領域５あるいは内蔵ＲＯＭ領域６の登録可能
な任意の領域に登録することができる。

【００５０】＜実施の形態４＞図４はこの発明の実施の
形態４であるマイクロコンピュータ１４の構成を示す説
明図である。同図に示すように、デバッグ回路４２は制
御信号Ｓ１に基づき、制御信号Ｓ１の指示するアドレス
を指定するリセットアドレス選択信号Ｓ４２をリセット
回路４３に出力する。リセットアドレス選択信号Ｓ４２
は、ＲＡＭ領域５及び内蔵ＲＯＭ領域６の全アドレスに
おける任意のアドレスが指定可能な複数ビットの信号で
複数の信号線４５を介してリセット回路４３に伝播され
る。複数の信号線４５にはそれぞれ３値以上の多値の電
圧（多値情報）が設定される。

【００５１】リセット回路４３は多値判定回路４４を内
蔵し、多値判定回路４４は、複数の信号線４５それぞれ
の電圧を変換して多値情報が認識可能な電圧変換機能を
有している。したがって、リセット回路４３は多値判定
回路４４の電圧変換機能によってリセットアドレス選択
信号Ｓ４２の指定アドレスを認識し、リセット解除後に
上記アドレスを指示するリセットベクトルＶＷを生成す
る。

【００５２】他の構成は図３で示した実施の形態３のマ
イクロコンピュータ１３と同様であるため、説明を省略
する。

【００５３】このような構成の実施の形態４のマイクロ
コンピュータ１４は、実施の形態３のマイクロコンピュ
ータ１３と同様の効果を奏する。さらに、実施の形態４
のマイクロコンピュータ１４は、リセットアドレス選択
信号Ｓ４２の各ビットに多値情報を与えているため、信
号線１本当たりの情報量を増加させることによりリセッ
トアドレス選択信号Ｓ４２の伝播用の複数の信号線４５
の信号線数を２値情報を伝達する場合に比べて削減する
ことができる。

【００５４】＜実施の形態５＞図５は実施の形態５のマ
イクロコンピュータ１５の構成を示す説明図である。同
図に示すように、デバッグ回路２とリセット回路３との
間にフェイルセーフ回路８を設けている。フェイルセー
フ回路８はリセットベクトル選択信号Ｓ２に基づき、チ
ェック済みリセットベクトル選択信号Ｓ８をリセット回
路３に出力する。

【００５５】リセット回路３はリセット解除後にチェッ
ク済みリセットベクトル選択信号Ｓ８の指示によって、
起動アドレスＡ１を指示するリセットベクトルＶ１ある
いは起動アドレスＡ２を指示するリセットベクトルＶ２
を生成する。他の構成は図１で示した実施の形態１の構
成と同様であるため、説明を省略する。

【００５６】図６はフェイルセーフ回路８の内部構成を
示す回路図である。同図に示すように、ポジティブエッ
ジトリガＤ型のフリップフロップＦＦ１〜ＦＦｎ（ｎ≧
２）の入力Ｄ，出力Ｑ間がｎ個直列に接続されている。
フリップフロップＦＦ１〜ＦＦｎのトグル入力Ｔは共通
に周期Ｔで発振するクロックφが印加され、初段のフリ
ップフロップＦＦ１のＤ入力にリセットベクトル選択信
号Ｓ２を受け、フリップフロップＦＦ１〜ＦＦｎそれぞ
れのＱ出力がＡＮＤゲートＧ１の入力に付与され、ＡＮ
ＤゲートＧ１の出力がチェック済みリセットベクトル選
択信号Ｓ８となる。

【００５７】チェック済みリセットベクトル選択信号Ｓ
８が“Ｌ”の場合にリセットベクトルＶ１（通常モード
のベクトル）を指示し、“Ｈ”の場合にリセットベクト
ルＶ２（ＲＡＭ起動モードのベクトル）を指示する。

【００５８】したがって、フェイルセーフ回路８は、リ
セットベクトル選択信号Ｓ２が期間ｎ・Ｔ以上“Ｈ”の
とき、はじめてチェック済みリセットベクトル選択信号
Ｓ８が“Ｈ”となるため、リセットベクトル選択信号Ｓ
２が誤って“Ｈ”となっても、その期間がｎ・Ｔ以内で
あれば、チェック済みリセットベクトル選択信号Ｓ８は
“Ｌ”を維持する。したがって、リセット回路３は、Ｒ
ＡＭ起動モードではなくＲＯＭ起動（通常）モードと判
断してリセットベクトルを生成する。

【００５９】このように、実施の形態５のマイクロコン
ピュータ１５は、ＲＡＭ起動モードの設定に時間制約条
件を持たせることにより、通常時のリセットベクトルＶ
１が誤って変更されないフェイルセーフ機能を持たせる
ことができる。

【００６０】また、デバッグ回路２から“Ｈ”のリセッ
トベクトル選択信号Ｓ２を出力する際に、ｎ回以上のパ
ルスのクロックφを併せて出力させる（この期間、リセ
ットベクトル選択信号Ｓ２は“Ｈ”を維持）ように、デ
バッグ回路２の動作を設定すれば、リセットベクトル選
択信号Ｓ２が誤って“Ｈ”となっても、クロックφはｎ
回以上のパルスを発生しないため、チェック済みリセッ
トベクトル選択信号Ｓ８は“Ｌ”を維持する。

【００６１】このように、ＲＡＭ起動モードの設定に追
加信号（ｎ回以上のパルスのクロックφ）出力設定条件
を付加することにより、通常時のリセットベクトルＶ１
が誤って変更されないフェイルセーフ機能を持たせるこ
とができる。

【００６２】実施の形態５のマイクロコンピュータで
は、実施の形態１の構成にフェイルセーフ回路８を付加
した構成を示したが、同様な原理で、実施の形態２〜実
施の形態４のマイクロコンピュータ１２〜１４において
も、通常時のリセットベクトルや割り込みベクトル等が
誤って変更されないように、時間設定及び追加信号出力
設定等のフェイルセーフ機能を設けることができる。

【００６３】

【発明の効果】以上説明したように、この発明における
請求項１記載のマイクロコンピュータのデバッグ回路
は、評価プログラム実行用アドレスを指示するリセット
ベクトル選択信号の生成が可能であり、リセット回路
は、リセットベクトル選択信号に基づきリセットベクト
ルを決定している。

【００６４】したがって、外部評価装置から評価プログ
ラムを記憶部に登録する際、評価プログラム実行用アド
レスを指示するリセットベクトル選択信号を生成させた
後、マイクロコンピュータにリセットをかけることによ
り、リセット解除時実行プログラムとして評価プログラ
ムをＣＰＵに自動的に実行させることができるため、内
蔵した記憶部の限られた領域にしか評価プログラムが書
き込めない場合でも、外部評価装置による評価プログラ
ムの実行処理を簡単な操作で行うことができる。

【００６５】請求項２記載のリセット回路は、リセット
ベクトル選択信号が評価プログラムの開始アドレスを指
示する場合、当該開始アドレスからの起動を指示するリ
セットベクトルを生成して、リセット解除時プログラム
として評価プログラムをＣＰＵに実行させるため、評価
プログラム登録後のリセット解除時に開始アドレスから
の始まる評価プログラムが自動的に実行される。

【００６６】請求項３記載のマイクロコンピュータのリ
セット回路は、リセットベクトル選択信号が割り込みレ
ジスタのアドレスを指示する場合、割り込みアドレスか
ら始まる割り込み処理を指示するリセットベクトルを生
成して、リセット解除時プログラムとして評価プログラ
ムを前記ＣＰＵに実行させるため、評価プログラム登録
後のリセット解除時に評価プログラムの開始アドレスか
らから始まる割り込み処理が自動的に実行される。

【００６７】請求項４記載のマイクロコンピュータにお
けるリセットベクトル選択信号は記憶部上の全アドレス
が指定可能なリセットアドレス選択信号を含むため、登
録可能な記憶部上の任意の領域に評価プログラムを登録
することができる。

【００６８】請求項５記載のマイクロコンピュータのリ
セットアドレス選択信号を伝播する複数の信号線はそれ
ぞれ３値以上が認識可能な多値情報の伝播が可能である
ため、複数の信号線の信号線総数を２値情報を伝達する
場合に比べて削減することができる。

【００６９】請求項６記載のマイクロコンピュータのフ
ェイルセーフ回路は、リセットベクトル選択信号が所定
の条件を満足して評価プログラムの開始アドレスを指示
する場合のみ、リセットベクトル選択信号による評価プ
ログラム実行用アドレスの指示を有効にするため、リセ
ットベクトル選択信号が評価プログラムの開始アドレス
を誤って指示する不具合を確実に回避することができ
る。

【図面の簡単な説明】

【図１】 この発明の実施の形態１であるマイクロコン
ピュータを示す説明図である。

【図２】 実施の形態２のマイクロコンピュータを示す
説明図である。

【図３】 実施の形態３のマイクロコンピュータを示す
説明図である。

【図４】 実施の形態４のマイクロコンピュータを示す
説明図である。

【図５】 実施の形態５のマイクロコンピュータを示す
説明図である。

【図６】 図５のフェイルセーフ回路の内部構成を示す
回路図である。

【図７】 従来のマイクロコンピュータを示す説明図で
ある。

【符号の説明】

１ ＩＣＥ、２，２２，３２，４２ デバッグ回路、
３，２３，３３，４３リセット回路、８ フェイルセー
フ回路、１０ ＣＰＵ、４４ 多値判定回路。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 外部評価装置からの評価プログラムの登
   録が可能な記憶部を内蔵したマイクロコンピュータであ
   って、 ＣＰＵと、 前記外部評価装置からの前記評価プログラムの前記記憶
   部への登録の支援動作、及び前記評価プログラム実行時
   の支援動作を行うデバッグ回路とを備え、前記デバッグ
   回路は、前記外部評価装置の制御下で前記評価プログラ
   ム実行用アドレスを指示するリセットベクトル選択信号
   を生成することが可能であり、 リセット動作実行後のリセット解除時にリセットベクト
   ルを生成し、前記リセットベクトルに基づき前記記憶部
   上に登録されたリセット解除時実行プログラムを前記Ｃ
   ＰＵに実行させるリセット回路をさらに備え、前記リセ
   ット回路は、前記リセットベクトル選択信号に基づき前
   記リセットベクトルを決定する、マイクロコンピュー
   タ。
2. 【請求項２】 前記評価プログラム実行用アドレスは前
   記評価プログラムの開始アドレスを含み、 前記リセット回路は、前記リセットベクトル選択信号が
   前記評価プログラムの開始アドレスを指示する場合、当
   該開始アドレスからの起動を指示する前記リセットベク
   トルを生成して、前記リセット解除時プログラムとして
   前記評価プログラムを前記ＣＰＵに実行させる、請求項
   １記載のマイクロコンピュータ。
3. 【請求項３】 前記記憶部は割り込みアドレスが格納可
   能な割り込みレジスタを含み、前記評価プログラム実行
   用アドレスは前記割り込みレジスタのアドレスを含み、 前記デバッグ回路は、前記外部評価装置の制御下で前記
   評価プログラムの開始アドレスを前記割り込みアドレス
   として前記割り込みレジスタに格納可能であり、 前記リセット回路は、前記リセットベクトル選択信号が
   前記割り込みレジスタのアドレスを指示する場合、前記
   割り込みアドレスから始まる割り込み処理を指示するリ
   セットベクトルを生成して、前記リセット解除時プログ
   ラムとして前記評価プログラムを前記ＣＰＵに実行させ
   る、請求項１記載のマイクロコンピュータ。
4. 【請求項４】 前記リセットベクトル選択信号は前記記
   憶部上の全アドレスが指定可能なリセットアドレス選択
   信号を含む、請求項１あるいは請求項２記載のマイクロ
   コンピュータ。
5. 【請求項５】 前記リセットアドレス選択信号は複数の
   信号線を介して前記リセット回路に伝播され、前記複数
   の信号線は３値以上が認識可能な多値情報の伝播が可能
   であり、 前記リセット回路は、前記複数の信号線それぞれの多値
   情報が判定可能な多値判定回路を含む、請求項４記載の
   マイクロコンピュータ。
6. 【請求項６】 前記デバッグ回路と前記リセット回路と
   の間に介挿され、前記リセットベクトル選択信号が所定
   の条件を満足して前記評価プログラムの開始アドレスを
   指示する場合のみ、前記リセットベクトル選択信号によ
   る前記評価プログラム実行用アドレスの指示を有効にす
   るフェイルセーフ回路をさらに備える、請求項１ないし
   請求項５のうちいずれか１項に記載のマイクロコンピュ
   ータ。