JPH05206836A - ＢｉＣＭＩＳ回路 - Google Patents
ＢｉＣＭＩＳ回路Info
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- JPH05206836A JPH05206836A JP3318166A JP31816691A JPH05206836A JP H05206836 A JPH05206836 A JP H05206836A JP 3318166 A JP3318166 A JP 3318166A JP 31816691 A JP31816691 A JP 31816691A JP H05206836 A JPH05206836 A JP H05206836A
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- 230000000694 effects Effects 0.000 description 2
- 208000011380 COVID-19–associated multisystem inflammatory syndrome in children Diseases 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
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- 239000012212 insulator Substances 0.000 description 1
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- 238000000034 method Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】ＢｉＣＭＩＳ回路の特徴である低消費電力性お
よび高駆動能力性を保持しつつ、出力電圧として接地電
圧から電源電圧までの全振幅出力電圧を得ることができ
るＢｉＣＭＩＳ回路を提供する。 【構成】ＣＭＩＳ回路で構成された論理回路（図１では
インバータ）と、インバータの出力端（節点Ｎ）がベー
スに接続されたＮＰＮバイポーラトランジスタ５と、イ
ンバータのＮＭＯＳＦＥＴ４から成る部分回路と同じ構
成で出力端子２と接端子８との間に接続された回路（Ｎ
ＭＯＳＦＥＴ６）を有するＢｉＣＭＩＳ回路に、インバ
ータのＰＭＯＳＦＥＴ３から成る部分回路と同じ構成の
回路（ＰＭＯＳＦＥＴ９）を、電源端子７と出力端子２
の間に接続したＢｉＣＭＩＳ回路。
よび高駆動能力性を保持しつつ、出力電圧として接地電
圧から電源電圧までの全振幅出力電圧を得ることができ
るＢｉＣＭＩＳ回路を提供する。 【構成】ＣＭＩＳ回路で構成された論理回路（図１では
インバータ）と、インバータの出力端（節点Ｎ）がベー
スに接続されたＮＰＮバイポーラトランジスタ５と、イ
ンバータのＮＭＯＳＦＥＴ４から成る部分回路と同じ構
成で出力端子２と接端子８との間に接続された回路（Ｎ
ＭＯＳＦＥＴ６）を有するＢｉＣＭＩＳ回路に、インバ
ータのＰＭＯＳＦＥＴ３から成る部分回路と同じ構成の
回路（ＰＭＯＳＦＥＴ９）を、電源端子７と出力端子２
の間に接続したＢｉＣＭＩＳ回路。
Description
【０００１】
【産業上の利用分野】本発明は、ＢｉＣＭＩＳ回路に関
し、特に、バイポーラトランジスタとＣＭＩＳトランジ
スタを基本回路内で複合させたＢｉＣＭＩＳ回路に関す
る。
し、特に、バイポーラトランジスタとＣＭＩＳトランジ
スタを基本回路内で複合させたＢｉＣＭＩＳ回路に関す
る。
【０００２】
【従来の技術】バイポーラトランジスタとＣＭＩＳトラ
ンジスタを基本回路内で複合するＢｉＣＭＩＳ回路はＣ
ＭＩＳ回路並みの低消費電力で、バイポーラ回路並みの
高速性を実現できる。
ンジスタを基本回路内で複合するＢｉＣＭＩＳ回路はＣ
ＭＩＳ回路並みの低消費電力で、バイポーラ回路並みの
高速性を実現できる。
【０００３】図５はこの種の従来のＢｉＣＭＩＳ回路の
一例の回路図である。このＢｉＣＭＩＳ回路は、電子情
報通信学会英文論文誌（ＩＥＣＥ ＴＲＡＮＳＡＣＴＩ
ＯＮＳ ｏｎ Ｅｌｅｃｔｒｏｎｉｃｓ），第Ｅ７４
巻，第１号，１９９１年１月，第１１９頁〜第１２９頁
に記載された「サブハーフミクロンＵＬＳＩ時代のチッ
プアーキテクチャの展望（“Ｐｒｏｓｐｅｃｔ ｆｏｒ
ｔｈｅ ＣｈｉｐＡｒｃｈｉｔｅｃｔｕｒｅ ｉｎ
Ｓｕｂ−Ｈａｌｆ−Ｍｉｃｒｏｎ ＵＬＳＩＥｒａ”）
と題する論文に述べられている。即わち、図５に示され
るように、ＮＰＮバイポーラトランジスタ５は、コレク
タが電源端子７に、エミッタが出力端子２に、ベースが
ＰＭＯＳＦＥＴ３のドレインに接続されている。ＰＭＯ
ＳＦＥＴ３は、ドレインが前述のＮＰＮバイポーラトラ
ンジスタ５のベース及びＮＭＯＳＦＥＴ４のドレイン
に、ソースが電源端子７に、ゲートが入力端子１に接続
されている。ＮＭＯＳＦＥＴ４は、ソースが接地端子８
に、ゲートが入力端子１に接続されている。ＮＭＯＳＦ
ＥＴ６は、ドレインが出力端子２に、ソースが接地端子
８に、ゲートが入力端子１に接続されている。この接続
により、ＰＭＯＳＦＥＴ３とＮＭＯＳＦＥＴ４でＣＭＯ
Ｓインバータを構成し、ＮＰＮバイポーラトランジスタ
５とＮＭＯＳＦＥＴ６により負荷を駆動する。
一例の回路図である。このＢｉＣＭＩＳ回路は、電子情
報通信学会英文論文誌（ＩＥＣＥ ＴＲＡＮＳＡＣＴＩ
ＯＮＳ ｏｎ Ｅｌｅｃｔｒｏｎｉｃｓ），第Ｅ７４
巻，第１号，１９９１年１月，第１１９頁〜第１２９頁
に記載された「サブハーフミクロンＵＬＳＩ時代のチッ
プアーキテクチャの展望（“Ｐｒｏｓｐｅｃｔ ｆｏｒ
ｔｈｅ ＣｈｉｐＡｒｃｈｉｔｅｃｔｕｒｅ ｉｎ
Ｓｕｂ−Ｈａｌｆ−Ｍｉｃｒｏｎ ＵＬＳＩＥｒａ”）
と題する論文に述べられている。即わち、図５に示され
るように、ＮＰＮバイポーラトランジスタ５は、コレク
タが電源端子７に、エミッタが出力端子２に、ベースが
ＰＭＯＳＦＥＴ３のドレインに接続されている。ＰＭＯ
ＳＦＥＴ３は、ドレインが前述のＮＰＮバイポーラトラ
ンジスタ５のベース及びＮＭＯＳＦＥＴ４のドレイン
に、ソースが電源端子７に、ゲートが入力端子１に接続
されている。ＮＭＯＳＦＥＴ４は、ソースが接地端子８
に、ゲートが入力端子１に接続されている。ＮＭＯＳＦ
ＥＴ６は、ドレインが出力端子２に、ソースが接地端子
８に、ゲートが入力端子１に接続されている。この接続
により、ＰＭＯＳＦＥＴ３とＮＭＯＳＦＥＴ４でＣＭＯ
Ｓインバータを構成し、ＮＰＮバイポーラトランジスタ
５とＮＭＯＳＦＥＴ６により負荷を駆動する。
【０００４】以下にこの回路の動作を説明する。図２に
示すように、入力端子１への入力電圧のレベルが低レベ
ルにスイッチすると、ＰＭＯＳＦＥＴ３がオン状態にな
り節点Ｎが電源電圧ＶCCに充電される。従ってＮＰＮバ
イポーラトランジスタ５が導通し、出力電圧のレベル
が、図中に破線で示すように低レベル電位から電源電圧
ＶCC近くまで上がる。ところがこの場合、出力電圧は完
全には電源電圧ＶCCまで上がらず、電源電圧ＶCCからＮ
ＰＮトランジスタ５のベース・エミッタ間ビルトイン電
圧ＶBE分だけ下がった電圧（ＶCC−ＶBE）までしか上が
らない。他方、入力レベルが高レベルにスイッチする
と、ＮＭＯＳＦＥＴ６がオン状態になり、出力レベル
は、図２に示すように接地電位まで下がる。
示すように、入力端子１への入力電圧のレベルが低レベ
ルにスイッチすると、ＰＭＯＳＦＥＴ３がオン状態にな
り節点Ｎが電源電圧ＶCCに充電される。従ってＮＰＮバ
イポーラトランジスタ５が導通し、出力電圧のレベル
が、図中に破線で示すように低レベル電位から電源電圧
ＶCC近くまで上がる。ところがこの場合、出力電圧は完
全には電源電圧ＶCCまで上がらず、電源電圧ＶCCからＮ
ＰＮトランジスタ５のベース・エミッタ間ビルトイン電
圧ＶBE分だけ下がった電圧（ＶCC−ＶBE）までしか上が
らない。他方、入力レベルが高レベルにスイッチする
と、ＮＭＯＳＦＥＴ６がオン状態になり、出力レベル
は、図２に示すように接地電位まで下がる。
【０００５】
【発明が解決しようとする課題】しかしながら、ＢｉＣ
ＭＩＳ回路を用いてダイナミック回路を駆動させる場合
には、出力電圧としては、高レベル電圧が電源電圧ＶCC
まで完全に達することが望ましい。すなわち、例えばダ
イナミック回路として、ＮＭＩＳＦＥＴを介してキャパ
シタに電荷を記憶させる回路の場合、電荷の書込み時に
おいてはＮＭＩＳＦＥＴのゲートにできるだけ高い電圧
を印加し、書込み電圧を高くすることが必要である。従
って、上述した従来のＢｉＣＭＩＳ回路では、その出力
電圧の振幅が０Ｖから（ＶCC−ＶBE）までの幅であるた
め、上記ダイナミック回路の書込みに対して、ＶBEだけ
書込み電圧が下がる欠点があった。
ＭＩＳ回路を用いてダイナミック回路を駆動させる場合
には、出力電圧としては、高レベル電圧が電源電圧ＶCC
まで完全に達することが望ましい。すなわち、例えばダ
イナミック回路として、ＮＭＩＳＦＥＴを介してキャパ
シタに電荷を記憶させる回路の場合、電荷の書込み時に
おいてはＮＭＩＳＦＥＴのゲートにできるだけ高い電圧
を印加し、書込み電圧を高くすることが必要である。従
って、上述した従来のＢｉＣＭＩＳ回路では、その出力
電圧の振幅が０Ｖから（ＶCC−ＶBE）までの幅であるた
め、上記ダイナミック回路の書込みに対して、ＶBEだけ
書込み電圧が下がる欠点があった。
【０００６】また、ＭＩＳＦＥＴの微細化に伴ない、素
子の信頼性を維持するために電源電圧ＶCCを低下させる
必要が生じる。この結果として生ずる動作電圧の低下に
伴なう動作スピードの低下を防ぎ高速性を維持するため
に、ＭＩＳＦＥＴのしきい値電圧Ｖthを下げる方法が用
いられる。たとえば、ＶCC＝３（Ｖ）の時に、ＰＭＩＳ
ＦＥＴとＮＭＩＳＦＥＴのＶthをそれぞれ−０．５Ｖと
０．５Ｖとする。ビルトイン電圧ＶBEが通常０．７Ｖ程
度であるので、図５に示されるＢｉＣＭＩＳ回路の出力
電圧は高レベルが２．３Ｖ、低レベルが０Ｖとなる。こ
の出力信号が入力端子１に印加された場合、入力信号の
高レベルが２．３Ｖであるので、Ｖthが−０．５Ｖであ
るＰＭＩＳＦＥＴ３は完全に非導通にならず、ソース・
ドレイン間に微量な電流が流れ、ＰＭＩＳＦＥＴ３とＮ
ＭＩＳＦＥＴ４からなるインバータの消費電流が増大す
る欠点もあった。
子の信頼性を維持するために電源電圧ＶCCを低下させる
必要が生じる。この結果として生ずる動作電圧の低下に
伴なう動作スピードの低下を防ぎ高速性を維持するため
に、ＭＩＳＦＥＴのしきい値電圧Ｖthを下げる方法が用
いられる。たとえば、ＶCC＝３（Ｖ）の時に、ＰＭＩＳ
ＦＥＴとＮＭＩＳＦＥＴのＶthをそれぞれ−０．５Ｖと
０．５Ｖとする。ビルトイン電圧ＶBEが通常０．７Ｖ程
度であるので、図５に示されるＢｉＣＭＩＳ回路の出力
電圧は高レベルが２．３Ｖ、低レベルが０Ｖとなる。こ
の出力信号が入力端子１に印加された場合、入力信号の
高レベルが２．３Ｖであるので、Ｖthが−０．５Ｖであ
るＰＭＩＳＦＥＴ３は完全に非導通にならず、ソース・
ドレイン間に微量な電流が流れ、ＰＭＩＳＦＥＴ３とＮ
ＭＩＳＦＥＴ４からなるインバータの消費電流が増大す
る欠点もあった。
【０００７】本発明の目的は、低消費電力で高駆動能力
を有する特徴を保持しつつ、その出力電圧として接地電
圧から電源電圧ＶCCまでの全振幅出力電圧を得ることが
可能なＢｉＣＭＩＳ回路を提供することにある。
を有する特徴を保持しつつ、その出力電圧として接地電
圧から電源電圧ＶCCまでの全振幅出力電圧を得ることが
可能なＢｉＣＭＩＳ回路を提供することにある。
【０００８】
【課題を解決するための手段】本発明のＢｉＣＭＩＳ回
路は、ＣＭＩＳ回路で構成した論理回路と、ベースを前
記論理回路の出力端子に、コレクタを電源端子に、エミ
ッタを出力端子に接続されたＮＰＮバイポーラトランジ
スタと、前記論理回路のＮＭＩＳＦＥＴから成る部分回
路を出力端子と接地端子の間に接続したバイポーラＣＭ
ＩＳ回路に、前記論理回路のＰＭＩＳＦＥＴから成る部
分回路を電源端子と出力端子の間に接続したことを特徴
とする。
路は、ＣＭＩＳ回路で構成した論理回路と、ベースを前
記論理回路の出力端子に、コレクタを電源端子に、エミ
ッタを出力端子に接続されたＮＰＮバイポーラトランジ
スタと、前記論理回路のＮＭＩＳＦＥＴから成る部分回
路を出力端子と接地端子の間に接続したバイポーラＣＭ
ＩＳ回路に、前記論理回路のＰＭＩＳＦＥＴから成る部
分回路を電源端子と出力端子の間に接続したことを特徴
とする。
【０００９】
【実施例】次に、本発明の最適な実施例について図面を
参照して説明する。図１は、本発明の第１の実施例の回
路図である。図１を参照すると本実施例は図５に示され
る従来のＢｉＣＭＩＳ回路に、ＰＭＯＳＦＥＴ９を加え
た構成になっている。ＰＭＯＳＦＥＴ９は、ソースが電
源端子７に、ゲートが入力端子１に、ドレインが出力端
子２に接続されている。
参照して説明する。図１は、本発明の第１の実施例の回
路図である。図１を参照すると本実施例は図５に示され
る従来のＢｉＣＭＩＳ回路に、ＰＭＯＳＦＥＴ９を加え
た構成になっている。ＰＭＯＳＦＥＴ９は、ソースが電
源端子７に、ゲートが入力端子１に、ドレインが出力端
子２に接続されている。
【００１０】以下に、本実施例のＢｉＣＭＩＳ回路の動
作を説明する。図２は本実施例及び従来技術によるＢｉ
ＣＭＩＳ回路の入出力電圧特性を示す図である。図２を
参照すると、図１において入力電圧のレベルが高レベル
から低レベルにスイッチすると、ＰＭＯＳＦＥＴ３がオ
ン状態になり節点Ｎの電圧が電源電圧ＶCCに充電され
る。従ってＮＰＮバイポーラトランジスタ５が導通し、
出力端子２の出力電圧が（ＶCC−ＶBE）まで高速に上昇
する。本発明では、更にＰＭＯＳＦＥＴ９が導通状態に
あるので、図２中に実線で示されるように、出力電圧が
電源電位ＶCCまで完全に上昇することになる。次に、入
力レベルが低レベルから高レベルにスイッチすると、Ｎ
ＭＯＳＦＥＴ６がオン状態になり、出力端子２の出力電
圧が接地電圧まで下がる。
作を説明する。図２は本実施例及び従来技術によるＢｉ
ＣＭＩＳ回路の入出力電圧特性を示す図である。図２を
参照すると、図１において入力電圧のレベルが高レベル
から低レベルにスイッチすると、ＰＭＯＳＦＥＴ３がオ
ン状態になり節点Ｎの電圧が電源電圧ＶCCに充電され
る。従ってＮＰＮバイポーラトランジスタ５が導通し、
出力端子２の出力電圧が（ＶCC−ＶBE）まで高速に上昇
する。本発明では、更にＰＭＯＳＦＥＴ９が導通状態に
あるので、図２中に実線で示されるように、出力電圧が
電源電位ＶCCまで完全に上昇することになる。次に、入
力レベルが低レベルから高レベルにスイッチすると、Ｎ
ＭＯＳＦＥＴ６がオン状態になり、出力端子２の出力電
圧が接地電圧まで下がる。
【００１１】本実施例のＢｉＣＭＩＳ回路においては、
接地電位から電源電位ＶCCまでの全振動動作のうち、０
Ｖから（ＶCC−ＶBE）までの電圧振幅動作は、主にＮＰ
Ｎバイポーラトランジスタ５とＮＭＯＳＦＥＴ６によっ
て高速に行われる。この後の（ＶCC−ＶBE）から電源電
位ＶCCまでの振幅動作は、付加されたＰＭＯＳＦＥＴ９
により行われ、ダイナミック回路の駆動や低消費電力が
必要な回路にはこの全電圧振幅が用いられる。
接地電位から電源電位ＶCCまでの全振動動作のうち、０
Ｖから（ＶCC−ＶBE）までの電圧振幅動作は、主にＮＰ
Ｎバイポーラトランジスタ５とＮＭＯＳＦＥＴ６によっ
て高速に行われる。この後の（ＶCC−ＶBE）から電源電
位ＶCCまでの振幅動作は、付加されたＰＭＯＳＦＥＴ９
により行われ、ダイナミック回路の駆動や低消費電力が
必要な回路にはこの全電圧振幅が用いられる。
【００１２】次に本発明の第２の実施例について説明す
る。図３は本発明の第２の実施例によるＢｉＣＭＩＳ回
路の回路図である。図３を参照すると、第１の実施例で
は論理回路がインバータであったのに対して、本実施例
では論理回路が２入力ＮＡＮＤ回路になっている。２入
力ＮＡＮＤ回路は、並列に接続されたＰＭＯＳＦＥＴ３
１および３２，直列に接続されたＭＮＯＳＦＥＴ４１お
よび４２から構成されている。実施例では、入力端子の
数が第１入力端子１１および第２入力端子１２と２つに
なるのに伴なって、電源端子７と出力端子２との間に接
続されるＰＭＯＳＦＥＴが、２つのＰＭＯＳＦＥＴ９１
および９２の並列回路になっている。更に、出力端子２
と接地端子８との間に接続されるＭＮＯＳＦＥＴが、２
つのＮＭＯＳＦＥＴ６１および６２の直列回路になって
いる。本実施例の回路動作は第１の実施例とほぼ等し
く、図２に示す動作波形と同様の動作波形となる。但
し、入力電圧を、第１の入力信号および第２の入力信号
のうちの遅い方の入力信号の電圧に読み替える。
る。図３は本発明の第２の実施例によるＢｉＣＭＩＳ回
路の回路図である。図３を参照すると、第１の実施例で
は論理回路がインバータであったのに対して、本実施例
では論理回路が２入力ＮＡＮＤ回路になっている。２入
力ＮＡＮＤ回路は、並列に接続されたＰＭＯＳＦＥＴ３
１および３２，直列に接続されたＭＮＯＳＦＥＴ４１お
よび４２から構成されている。実施例では、入力端子の
数が第１入力端子１１および第２入力端子１２と２つに
なるのに伴なって、電源端子７と出力端子２との間に接
続されるＰＭＯＳＦＥＴが、２つのＰＭＯＳＦＥＴ９１
および９２の並列回路になっている。更に、出力端子２
と接地端子８との間に接続されるＭＮＯＳＦＥＴが、２
つのＮＭＯＳＦＥＴ６１および６２の直列回路になって
いる。本実施例の回路動作は第１の実施例とほぼ等し
く、図２に示す動作波形と同様の動作波形となる。但
し、入力電圧を、第１の入力信号および第２の入力信号
のうちの遅い方の入力信号の電圧に読み替える。
【００１３】次に本発明の第３の実施例について述べ
る。図４は、本発明の第３の実施例によるＢｉＣＭＩＳ
回路の回路図である。図４を参照すると、本実施例では
論理回路が２入力ＮＯＲ回路になっている。２入力ＮＯ
Ｒ回路は、直列に接続されたＰＭＯＳＦＥＴ３１および
３２，並列に接続されたＮＭＯＳＦＥＴ４１および４２
から構成されている。そして、入力端子の数が第１入力
端子１１および第２入力端子１２と２つになるのに伴な
って、電源端子７と出力端子２との間に接続されるＰＭ
ＯＳＦＥＴが、２つのＰＭＯＳＦＥＴ９１および９２の
直列回路になっている。更に、出力端子２と接地端子８
との間に接続されるＮＭＯＳＦＥＴが、２つのＮＭＯＳ
ＦＥＴ６１および６２の並列回路になっている。本実施
例は第１の実施例とほぼ同様に動作し、出力電圧は、出
力電圧波形と同様に電源電圧ＶCCまで上昇する。
る。図４は、本発明の第３の実施例によるＢｉＣＭＩＳ
回路の回路図である。図４を参照すると、本実施例では
論理回路が２入力ＮＯＲ回路になっている。２入力ＮＯ
Ｒ回路は、直列に接続されたＰＭＯＳＦＥＴ３１および
３２，並列に接続されたＮＭＯＳＦＥＴ４１および４２
から構成されている。そして、入力端子の数が第１入力
端子１１および第２入力端子１２と２つになるのに伴な
って、電源端子７と出力端子２との間に接続されるＰＭ
ＯＳＦＥＴが、２つのＰＭＯＳＦＥＴ９１および９２の
直列回路になっている。更に、出力端子２と接地端子８
との間に接続されるＮＭＯＳＦＥＴが、２つのＮＭＯＳ
ＦＥＴ６１および６２の並列回路になっている。本実施
例は第１の実施例とほぼ同様に動作し、出力電圧は、出
力電圧波形と同様に電源電圧ＶCCまで上昇する。
【００１４】尚、以上の第１から第３の実施例において
は、ＭＯＳＦＥＴを用いて説明したが、本発明はこれに
限られるものではない。酸化物以外の絶縁物をゲートに
用いたＭＩＳＦＥＴであっても本発明の効果が得られる
ことは明らかである。
は、ＭＯＳＦＥＴを用いて説明したが、本発明はこれに
限られるものではない。酸化物以外の絶縁物をゲートに
用いたＭＩＳＦＥＴであっても本発明の効果が得られる
ことは明らかである。
【００１５】
【発明の効果】以上説明したように、本発明によれば、
ＢｉＣＭＩＳ回路の出力回路として、接地電圧から電源
電圧ＶCCまでの全振幅出力電圧を得ることが可能にな
る。これにより本発明は、スタティック回路に限らずダ
イナミック回路を駆動した場合でも記憶データの保持特
性を低下させることなく、又、ＣＭＩＳＦＥＴのＶthの
絶対値が小さくなった場合でも消費電流が増えることの
ない低消費電力のＢｉＣＭＩＳ回路を実現できる効果が
ある。
ＢｉＣＭＩＳ回路の出力回路として、接地電圧から電源
電圧ＶCCまでの全振幅出力電圧を得ることが可能にな
る。これにより本発明は、スタティック回路に限らずダ
イナミック回路を駆動した場合でも記憶データの保持特
性を低下させることなく、又、ＣＭＩＳＦＥＴのＶthの
絶対値が小さくなった場合でも消費電流が増えることの
ない低消費電力のＢｉＣＭＩＳ回路を実現できる効果が
ある。
【図１】本発明の第１の実施例の回路図である。
【図２】図１に示すＢｉＣＭＩＳ回路および図５に示す
従来のＢｉＣＭＩＳ回路における入出力電圧の動作波形
図である。
従来のＢｉＣＭＩＳ回路における入出力電圧の動作波形
図である。
【図３】本発明の第２の実施例の回路図である。
【図４】本発明の第３の実施例の回路図である。
【図５】従来の技術によるＢｉＣＭＩＳ回路の回路図で
ある。
ある。
１ 入力端子 ２ 出力端子 ３，９，３１，３２，９１，９２ ＰＭＯＳＦＥＴ ４，６，４１，４２，６１，６２ ＮＭＯＳＦＥＴ ５ ＮＰＮバイポーラトランジスタ ７ 電源端子 ８ 接地端子
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/331 29/73 7377−4Ｍ Ｈ０１Ｌ 29/72
Claims (1)
- 【請求項１】 ＣＭＩＳ回路で構成された論理回路と、 ベースが前記論理回路の出力端に接続され、エミッタが
出力端子に接続され、コレクタが電源端子に接続された
ＮＰＮ型バイポーラトランジスタと、 前記電源端子と前記出力端子との間に接続された、前記
論理回路のＰＭＩＳＦＥＴからなる部分回路と同一の回
路と、 前記出力端子と前記接地端子との間に接続された、前記
論理回路のＮＭＩＳＦＥＴからなる部分回路と同一の回
路とを有することを特徴とするＢｉＣＭＩＳ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3318166A JPH05206836A (ja) | 1991-12-02 | 1991-12-02 | ＢｉＣＭＩＳ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3318166A JPH05206836A (ja) | 1991-12-02 | 1991-12-02 | ＢｉＣＭＩＳ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05206836A true JPH05206836A (ja) | 1993-08-13 |
Family
ID=18096212
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3318166A Withdrawn JPH05206836A (ja) | 1991-12-02 | 1991-12-02 | ＢｉＣＭＩＳ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05206836A (ja) |
-
1991
- 1991-12-02 JP JP3318166A patent/JPH05206836A/ja not_active Withdrawn
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| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990311 |