JPH05207008A - フレーム同期回路 - Google Patents
フレーム同期回路Info
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- JPH05207008A JPH05207008A JP4011187A JP1118792A JPH05207008A JP H05207008 A JPH05207008 A JP H05207008A JP 4011187 A JP4011187 A JP 4011187A JP 1118792 A JP1118792 A JP 1118792A JP H05207008 A JPH05207008 A JP H05207008A
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- 238000001514 detection method Methods 0.000 claims abstract description 67
- 230000010355 oscillation Effects 0.000 claims description 4
- 239000003708 ampul Substances 0.000 claims 3
- 238000010586 diagram Methods 0.000 description 7
- 230000007257 malfunction Effects 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
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- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】 プリアンブルビットとフレームビットを有す
るバースト信号のフレーム同期検出において，ノイズ等
によりプリアンブルビットの変化点が正常に検出されな
い場合でも，クロック位相を最適に制御する。 【構成】 フレーム同期回路は，受信信号の変化点を変
化点検出部１により検出すると共に，プリアンブルビッ
ト列中の特定パターンを特定パターン検出部３により検
出し，両者の検出結果を論理演算して，一致した時に，
クロック信号によって動作するクロック位相制御部１７
を動作させる。このように，特定パターンの検出を条件
として，クロック位相を制御しているから，クロック信
号の位相を最適に制御できる。
るバースト信号のフレーム同期検出において，ノイズ等
によりプリアンブルビットの変化点が正常に検出されな
い場合でも，クロック位相を最適に制御する。 【構成】 フレーム同期回路は，受信信号の変化点を変
化点検出部１により検出すると共に，プリアンブルビッ
ト列中の特定パターンを特定パターン検出部３により検
出し，両者の検出結果を論理演算して，一致した時に，
クロック信号によって動作するクロック位相制御部１７
を動作させる。このように，特定パターンの検出を条件
として，クロック位相を制御しているから，クロック信
号の位相を最適に制御できる。
Description
【０００１】
【産業上の利用分野】本発明は，フレーム同期回路に関
し，特にプリアンブルビット及びフレームビットを有す
るバースト信号を処理するフレーム同期回路に関する。
し，特にプリアンブルビット及びフレームビットを有す
るバースト信号を処理するフレーム同期回路に関する。
【０００２】
【従来の技術】図５は，従来のバースト信号から同期を
検出するフレーム同期回路の一例を示すブロック図であ
る。図５において，変化点検出部２１は，バースト信号
である受信信号２５に含まれるプリアンブルビットより
データ信号の変化点を検出し，変化点検出パルス２８を
発生する。発振器２２は，受信信号のｎ倍の発振周波数
を持つクロック信号２６を発生する。発振器からのクロ
ック信号２６と変化点検出部２１からの変化点検出パル
ス２８とにより，クロック位相制御部２３は受信バース
ト信号２５に対し，最適位相に制御された出力クロック
信号２７を出力する。フレーム検出部２４はクロック位
相制御部２３の出力クロック信号２７で受信信号２５か
らフレーム検出を行う。
検出するフレーム同期回路の一例を示すブロック図であ
る。図５において，変化点検出部２１は，バースト信号
である受信信号２５に含まれるプリアンブルビットより
データ信号の変化点を検出し，変化点検出パルス２８を
発生する。発振器２２は，受信信号のｎ倍の発振周波数
を持つクロック信号２６を発生する。発振器からのクロ
ック信号２６と変化点検出部２１からの変化点検出パル
ス２８とにより，クロック位相制御部２３は受信バース
ト信号２５に対し，最適位相に制御された出力クロック
信号２７を出力する。フレーム検出部２４はクロック位
相制御部２３の出力クロック信号２７で受信信号２５か
らフレーム検出を行う。
【０００３】
【発明が解決しようとする課題】この従来のフレーム同
期回路では，プリアンブルビットにおいてｎ個の多位相
クロック信号により最適位相を選択している。このた
め，ノイズ等によりプリアンブル情報の変化点検出部が
誤動作すると最適位相から外れるという欠点があった。
期回路では，プリアンブルビットにおいてｎ個の多位相
クロック信号により最適位相を選択している。このた
め，ノイズ等によりプリアンブル情報の変化点検出部が
誤動作すると最適位相から外れるという欠点があった。
【０００４】そこで，本発明の技術的課題は，プリアン
ブルビット列が正常検出された場合に最適な位相に制御
されたクロックでフレームの同期確立を行い，このため
ノイズ等によるプリアンブルビットの変化点検出の誤動
作を防止することができるフレーム同期回路を提供する
ことにある。
ブルビット列が正常検出された場合に最適な位相に制御
されたクロックでフレームの同期確立を行い，このため
ノイズ等によるプリアンブルビットの変化点検出の誤動
作を防止することができるフレーム同期回路を提供する
ことにある。
【０００５】
【課題を解決するための手段】上述した課題を解決する
ため，本発明のフレーム同期回路は，予め定められた特
定部分を持つプリアンブルビットを有する受信信号を読
み込み変化点を検出し変化点検出信号を出力する変化点
検出部と，前記受信信号の周波数のｎ倍の発振周波数を
持つクロック信号を発生させる発振器と，前記クロック
信号及び前記変化点検出信号に基づいて，前記クロック
信号の位相を制御し位相制御された出力クロック信号を
出力するクロック位相制御部と，前記出力クロック信号
によって，前記受信信号のフレームを検出するフレーム
検出部とを備えたフレーム同期回路において，前記クロ
ック信号に基づいて前記受信信号の特定部分を検出し，
前記特定部分を検出したことを表す特定パターン検出信
号を出力する特定パターン検出部と，前記変化点検出信
号及び前記特定パターン検出信号との一致パルスを前記
クロック位相制御部に出力する論理手段とを備えている
ことを特徴としている。
ため，本発明のフレーム同期回路は，予め定められた特
定部分を持つプリアンブルビットを有する受信信号を読
み込み変化点を検出し変化点検出信号を出力する変化点
検出部と，前記受信信号の周波数のｎ倍の発振周波数を
持つクロック信号を発生させる発振器と，前記クロック
信号及び前記変化点検出信号に基づいて，前記クロック
信号の位相を制御し位相制御された出力クロック信号を
出力するクロック位相制御部と，前記出力クロック信号
によって，前記受信信号のフレームを検出するフレーム
検出部とを備えたフレーム同期回路において，前記クロ
ック信号に基づいて前記受信信号の特定部分を検出し，
前記特定部分を検出したことを表す特定パターン検出信
号を出力する特定パターン検出部と，前記変化点検出信
号及び前記特定パターン検出信号との一致パルスを前記
クロック位相制御部に出力する論理手段とを備えている
ことを特徴としている。
【０００６】また，本発明のフレーム同期回路におい
て，前記クロック位相制御部は，前記論理手段からの出
力に基づいて予備位相クロック信号を出力する第１のク
ロック位相制御部と，前記予備位相クロック信号に基づ
いて前記受信信号を読み込み，前記プリアンプルビット
を検出するプリアンプルビット検出部と，前記プリアン
プルビット検出部によって制御され前記出力クロック信
号を前記フレーム検出部に出力する第２のクロック位相
制御部とを備えていることを特徴としている。
て，前記クロック位相制御部は，前記論理手段からの出
力に基づいて予備位相クロック信号を出力する第１のク
ロック位相制御部と，前記予備位相クロック信号に基づ
いて前記受信信号を読み込み，前記プリアンプルビット
を検出するプリアンプルビット検出部と，前記プリアン
プルビット検出部によって制御され前記出力クロック信
号を前記フレーム検出部に出力する第２のクロック位相
制御部とを備えていることを特徴としている。
【０００７】更に，本発明のフレーム同期回路におい
て，前記変化点検出部は，前記クロック信号のタイミン
グによって前記受信信号を読み込むことを特徴としてい
る。
て，前記変化点検出部は，前記クロック信号のタイミン
グによって前記受信信号を読み込むことを特徴としてい
る。
【０００８】
【作用】本発明のフレーム同期回路において，変化点検
出部は，発振器からのクロック信号のタイミングによっ
て受信信号を読み込み，受信信号中の変化点を検出し変
化点検出信号を出力する。また，特定パターン検出部
は，発振器からのクロック信号に基づいて，受信信号の
プリアンプルビットの特定部分を検出し，前記特定部分
を検出したことを表す特定パターン検出信号を出力す
る。論理手段は，変化点検出信号及び特定パターン検出
信号との一致パルスをクロック位相制御部に出力する。
クロック位相制御部は，第１のクロック位相制御部と，
プリアンプルビットを検出部と，第２のクロック位相制
御部とを備えている。第１のクロック位相制御部は，論
理手段からの出力に基づいて予備位相クロック信号を出
力する。この予備位相クロック信号に基づいてプリアン
プルビット検出部は，前記受信信号を読み込みプリアン
プルビットを検出する。第２のクロック位相制御部は，
前記プリアンプルビット検出部によって制御され前記出
力クロック信号をフレーム検出部に出力する。
出部は，発振器からのクロック信号のタイミングによっ
て受信信号を読み込み，受信信号中の変化点を検出し変
化点検出信号を出力する。また，特定パターン検出部
は，発振器からのクロック信号に基づいて，受信信号の
プリアンプルビットの特定部分を検出し，前記特定部分
を検出したことを表す特定パターン検出信号を出力す
る。論理手段は，変化点検出信号及び特定パターン検出
信号との一致パルスをクロック位相制御部に出力する。
クロック位相制御部は，第１のクロック位相制御部と，
プリアンプルビットを検出部と，第２のクロック位相制
御部とを備えている。第１のクロック位相制御部は，論
理手段からの出力に基づいて予備位相クロック信号を出
力する。この予備位相クロック信号に基づいてプリアン
プルビット検出部は，前記受信信号を読み込みプリアン
プルビットを検出する。第２のクロック位相制御部は，
前記プリアンプルビット検出部によって制御され前記出
力クロック信号をフレーム検出部に出力する。
【０００９】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００１０】図１は本発明の一実施例を示すブロック図
である。図１において，本発明の実施例に係るフレーム
同期回路は，変化点検出部１，発振器２，クロック位相
制御部１７及びフレーム検出部８を有している。図示さ
れた変化点検出部１は図５の従来例と同様に，バースト
信号である受信信号９のプリアンブルビットの変化点を
検出し変化点検出パルス１１を発生する。また，発振器
２は受信信号９のｎ倍の発振周波数ｎｆo （ｆo は伝送
速度を示す）のクロック信号１０を発生する。
である。図１において，本発明の実施例に係るフレーム
同期回路は，変化点検出部１，発振器２，クロック位相
制御部１７及びフレーム検出部８を有している。図示さ
れた変化点検出部１は図５の従来例と同様に，バースト
信号である受信信号９のプリアンブルビットの変化点を
検出し変化点検出パルス１１を発生する。また，発振器
２は受信信号９のｎ倍の発振周波数ｎｆo （ｆo は伝送
速度を示す）のクロック信号１０を発生する。
【００１１】図１のフレーム同期回路は，特定パターン
検出回路３を有すると共に，論理手段である否定論理積
回路４を有している点で，図５と異なっている。特定パ
ターン検出回路３は受信信号９のプリアンブルビットの
中でデューティ比５０％の部分を検出すると特定パター
ン検出パルス１２を発生する。特定パターン検出パルス
１２は，変化点検出パルス１１とともに，否定論理積回
路４で否定論理積演算され，演算結果は一致パルス１３
としてクロック位相制御部１７に出力される。
検出回路３を有すると共に，論理手段である否定論理積
回路４を有している点で，図５と異なっている。特定パ
ターン検出回路３は受信信号９のプリアンブルビットの
中でデューティ比５０％の部分を検出すると特定パター
ン検出パルス１２を発生する。特定パターン検出パルス
１２は，変化点検出パルス１１とともに，否定論理積回
路４で否定論理積演算され，演算結果は一致パルス１３
としてクロック位相制御部１７に出力される。
【００１２】また，図示されたクロック位相制御部１７
は，第１のクロック位相制御部５，プリアンブルビット
検出部６及び第２のクロック位相制御部７を備えおり，
第１のクロック位相制御部５は前記一致パルス１３によ
っでロードされ周波数ｎｆo のクロック信号１０を読み
込む。プリアンブルビット検出部６は，第１のクロック
位相制御部５の出力である予備位相クロック信号１４の
タイミングで受信信号９のプリアンブルビット（例え
ば，１０１０１０１０１０１０１０１０）を検出し，プ
リアンプルビット検出パルス１５を出力する。第２のク
ロック位相制御部７はプリアンプルビット検出パルス１
５によって受信信号９に対して最適位相である出力ｆo
クロック信号を出力する。フレーム検出回路８では，出
力ｆo クロック信号で受信信号９をもう一度読み込み受
信信号中のフレームを検出する。
は，第１のクロック位相制御部５，プリアンブルビット
検出部６及び第２のクロック位相制御部７を備えおり，
第１のクロック位相制御部５は前記一致パルス１３によ
っでロードされ周波数ｎｆo のクロック信号１０を読み
込む。プリアンブルビット検出部６は，第１のクロック
位相制御部５の出力である予備位相クロック信号１４の
タイミングで受信信号９のプリアンブルビット（例え
ば，１０１０１０１０１０１０１０１０）を検出し，プ
リアンプルビット検出パルス１５を出力する。第２のク
ロック位相制御部７はプリアンプルビット検出パルス１
５によって受信信号９に対して最適位相である出力ｆo
クロック信号を出力する。フレーム検出回路８では，出
力ｆo クロック信号で受信信号９をもう一度読み込み受
信信号中のフレームを検出する。
【００１３】次に，図１で示すフレーム同期回路の動作
について図２乃至図４を参照して説明する。図２はバー
スト信号を示している。図示のようにバースト信号は，
すべて同一のビット構成になっており先頭にはｍビット
からなるプリアンブルビット３１，次にフレームビット
３２，データビット３３と続く。
について図２乃至図４を参照して説明する。図２はバー
スト信号を示している。図示のようにバースト信号は，
すべて同一のビット構成になっており先頭にはｍビット
からなるプリアンブルビット３１，次にフレームビット
３２，データビット３３と続く。
【００１４】図３は変化点検出部に入力される信号を示
している。図３で示すように変化点検出部１では，受信
信号９からプリアンブルビットにおける変化点の検出を
行う。図４は特定パターン検出回路３に入力される信号
を示している。
している。図３で示すように変化点検出部１では，受信
信号９からプリアンブルビットにおける変化点の検出を
行う。図４は特定パターン検出回路３に入力される信号
を示している。
【００１５】図４で示すように，特定パターン検出回路
３では発振器２からのクロック信号により，受信信号の
プリアンブルビットのパルスのデューティ比が５０％で
ある部分を検出する。前記２つの検出器からの出力が一
致したタイミングで第１のクロック位相制御部５はクロ
ック信号の位相を制御する。第１のクロック位相制御部
５の出力でプリアンブルビット検出部６は受信信号９か
らｍビット分のプリアンブルビットを検出する。変化点
検出部１，特定パターン検出部３，プリアンブルビット
検出部６の３つの検出部の条件をすべて満たすと第２の
クロック位相制御部７が動作し，最適な位相の出力クロ
ック信号が出力される。この最適位相の出力クロック信
号によって，フレーム検出部８では，受信信号を読み込
みフレームを検出する。
３では発振器２からのクロック信号により，受信信号の
プリアンブルビットのパルスのデューティ比が５０％で
ある部分を検出する。前記２つの検出器からの出力が一
致したタイミングで第１のクロック位相制御部５はクロ
ック信号の位相を制御する。第１のクロック位相制御部
５の出力でプリアンブルビット検出部６は受信信号９か
らｍビット分のプリアンブルビットを検出する。変化点
検出部１，特定パターン検出部３，プリアンブルビット
検出部６の３つの検出部の条件をすべて満たすと第２の
クロック位相制御部７が動作し，最適な位相の出力クロ
ック信号が出力される。この最適位相の出力クロック信
号によって，フレーム検出部８では，受信信号を読み込
みフレームを検出する。
【００１６】
【発明の効果】以上説明したように，本発明では，プリ
アンブルビット検出部，特定パターン検出部を備えるこ
とによって，プリアンブルビット列が正常に検出された
場合に最適な位相に制御された出力クロック信号でフレ
ーム同期確立を行う。このため，ノイズ等によるプリア
ンブルビットの変化点検出の誤動作を防止できるフレー
ム同期回路を提供することができる。
アンブルビット検出部，特定パターン検出部を備えるこ
とによって，プリアンブルビット列が正常に検出された
場合に最適な位相に制御された出力クロック信号でフレ
ーム同期確立を行う。このため，ノイズ等によるプリア
ンブルビットの変化点検出の誤動作を防止できるフレー
ム同期回路を提供することができる。
【図１】本発明の構成図である。
【図２】バースト信号の一例を示す図である。
【図３】変化点検出の一例を示す図である。
【図４】特定パターン検出の一例を示す図である。
【図５】従来技術の構成図である。
１，２１ 変化点検出部 ２，２２ 発振器 ３ 特定パターン検出部 ４ 否定論理積回路 ５ 第１のクロック位相制御部 ６ プリアンブルビット検出部 ７ 第２のクロック位相制御部 ８，２４ フレーム検出部 ９，２５ 受信信号 １０，２６ クロック信号 １１，２８ 変化点検出パルス １２ パターン検出パルス １３ 一致パルス １４ 予備位相クロック信号 １６，２７ 出力クロック信号 １５ プリアンプルビット検出パルス １７，２３ クロック位相制御部 ３１ プリアンブルビット（ｍビット） ３２ フレームビット ３３ データ
Claims (3)
- 【請求項１】 予め定められた特定部分を持つプリアン
ブルビットを有する受信信号を読み込み変化点を検出し
変化点検出信号を出力する変化点検出部と，前記受信信
号の周波数のｎ倍の発振周波数を持つクロック信号を発
生させる発振器と，前記クロック信号及び前記変化点検
出信号に基づいて前記クロック信号の位相を制御し位相
制御された出力クロック信号を出力するクロック位相制
御部と，前記出力クロック信号によって前記受信信号の
フレームを検出するフレーム検出部とを備えたフレーム
同期回路において，前記クロック信号に基づいて前記受
信信号の特定部分を検出し前記特定部分を検出したこと
を表す特定パターン検出信号を出力する特定パターン検
出部と，前記変化点検出信号及び前記特定パターン検出
信号との一致パルスを前記クロック位相制御部に出力す
る論理手段とを備えていることを特徴とするフレーム同
期回路。 - 【請求項２】 請求項１記載のフレーム同期回路におい
て，前記クロック位相制御部は，前記論理手段からの出
力に基づいて予備位相クロック信号を出力する第１のク
ロック位相制御部と，前記予備位相クロック信号に基づ
いて前記受信信号を読み込み，前記プリアンプルビット
を検出するプリアンプルビット検出部と，前記プリアン
プルビット検出部によって制御され前記出力クロック信
号を前記フレーム検出部に出力する第２のクロック位相
制御部とを備えていることを特徴とするフレーム同期回
路。 - 【請求項３】 請求項１又は２のいずれかに記載のフレ
ーム同期回路において，前記変化点検出部は，前記クロ
ック信号のタイミングによって前記受信信号を読み込む
ことを特徴とするフレーム同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4011187A JP2878012B2 (ja) | 1992-01-24 | 1992-01-24 | フレーム同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4011187A JP2878012B2 (ja) | 1992-01-24 | 1992-01-24 | フレーム同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05207008A true JPH05207008A (ja) | 1993-08-13 |
| JP2878012B2 JP2878012B2 (ja) | 1999-04-05 |
Family
ID=11771070
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4011187A Expired - Lifetime JP2878012B2 (ja) | 1992-01-24 | 1992-01-24 | フレーム同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2878012B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10135380B2 (en) | 2016-04-22 | 2018-11-20 | Mitsubishi Electric Corporation | AC rotary machine control apparatus |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62261245A (ja) * | 1986-05-07 | 1987-11-13 | Matsushita Electric Ind Co Ltd | フレ−ム同期検出方法 |
-
1992
- 1992-01-24 JP JP4011187A patent/JP2878012B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62261245A (ja) * | 1986-05-07 | 1987-11-13 | Matsushita Electric Ind Co Ltd | フレ−ム同期検出方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10135380B2 (en) | 2016-04-22 | 2018-11-20 | Mitsubishi Electric Corporation | AC rotary machine control apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2878012B2 (ja) | 1999-04-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970805 |