JPH0520911B2 - - Google Patents
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- JPH0520911B2 JPH0520911B2 JP59112996A JP11299684A JPH0520911B2 JP H0520911 B2 JPH0520911 B2 JP H0520911B2 JP 59112996 A JP59112996 A JP 59112996A JP 11299684 A JP11299684 A JP 11299684A JP H0520911 B2 JPH0520911 B2 JP H0520911B2
- Authority
- JP
- Japan
- Prior art keywords
- basic cell
- basic
- cell
- integrated circuit
- diagnostic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/903—Masterslice integrated circuits comprising field effect technology
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
〔発明の利用分野〕
本発明は、半導体集積回路装置に係り、特に面
積効率のよいマスタスライスLSI（large scale
integrated circuit）に好適な半導体集積回路装
置に関する。 〔発明の背景〕 マスタスライスLSIとは、LISを製造する時に
用いる10数枚のマスクのうちで配線に相当するマ
スクのみを開発品種に応じて作成して所望の電気
回路動作を有するLSIを製造するのである。 従来のマスカスライスLSIの構成を第４図に示
す。半導体チツプ１は、その外周にボンデングパ
ツドおよび入出力回路領域２を持ち、内部にはト
ランジスタ等の機能素子から成る基本セル３をｘ
軸方向に多数個配列した基本セル列４を配線領域
５を挾んでｙ軸方向に繰返し配置した構成を採つ
ている。所望の電気回路動作を得るために、隣接
した基本セル３を１個あるいは数個結線して
NANDゲートやフリツプフロツプなどの論理ブ
ロツクを形成する。そして複数個の基本セル３で
形成した各種論理ブロツクを配置後、前記論理ブ
ロツク間を論理図に従つて結線することによつ
て、所望のLSIを製造する。なお、DAシステム
（Design automation system）により、前記配
置、配線は計算機により自動化されている。 ところで、論理回路を含む集積回路装置におい
ては種々の素子が所望の機能及び性能が得られる
か否か、テストパターンの入力信号を外部から加
えて判定しており、これを一般に診断と呼んでい
る。ここで入力テストパターンは内部の素子を漏
れなく診断できるものが必要であり、総素子数の
中で診断可能な素子の比率を診断率と定義する。
したがつて、この入力テストパターンを作る場合
実用上十分な診断率を、できるだけ少ないステツ
プ数で達成することが必要であるが、通常の論理
集積回路装置では数千ステツプを要するのが普通
である。さらに、最近の高集積化の動きに伴い、
100％近い診断率を得るのは数万ステツプにも及
び、困難になつている。 従来は、その入力テストパターンを入手で作成
していたため膨大な作業量になつていた。特に、
マスタスライスLSIのように設計作業の大半が自
動化され、設計期間が１ケ月前後に短縮されてい
ものでは、必然的に診断用の入力テストパターン
を作成する期間の比重が増大し、開発期間を短縮
する上での最大の障害になつている。 以上の問題点を解消するため、通信診断用の回
路を論理設計時に加えるのが行なわれている。特
公昭57−3107号公報に示されるように、内部回路
のうちのフリツフフロツプを直列に接続してシフ
トレジスタを構成させ、該シフトレジスタを通し
て集積回路に入力信号を与えて動作させ、その結
果を該シフトレジスタにより外部へ取出すように
したもの（スキヤンインスキヤンアウト方式）や
特開昭57−133644号公報に示されるように、半導
体基板の周辺に試験専用のシフトレジスタを設
け、該レジスタの各ビツトへ半導体基板に搭載さ
れたマスタスライスLSIの所望各部を配線により
接続し、該各部の出力状態を該レジスタへ並列入
力し、それをシフトクロツクにより直列出力する
ようにしたもの等が知られている。 前者の例では、シフトレジスタのクロツク信号
線をチツプ内のほとんどすべてのレジスタに共通
に接続する必要がある。また、後者の例では内部
ノードから周辺配置のレジスタに診断用配線を形
成する必要がある。これらの配線を以後、診断用
配線と称することにする。 したがつて、マスタスライスLSIにおいて前記
診断回路を形成する場合は、一般の論理接続用配
線と診断用配線が必要であり、配線領域５が不足
する。そのため、診断用配線を見込んだ配線領域
を確保しなければならず、チツプサイズの増加を
招いた。さらに、DAシステムにより自動配線さ
れるので、配線長が長くなつたり、製品LSI毎に
配線長が変わるので診断用信号のスピードの低
下、変動を招き、診断時間を増加させると同時に
診断を困難にする問題点があつた。 〔発明の目的〕 本発明の目的は、配線領域、チツプサイズの低
減が可能であり、かつ、診断信号のスピードを向
上させるとともに、その変動を低減するがことで
きる半導体集積回路装置を提供することにある。 〔発明の概要〕 上記目的を達成する本発明の特徴とするところ
は、一方の主表面に機能素子からなる基本セルを
一方向に多数個配設して基本セル列とし、該基本
セル列を該基本セル列と直角方向に複数個並設し
てなる半導体チツプと、該基本セル列を構成する
総ての基本セルに跨り、かつ、上記基本セル列と
略並行に設けられる第１及び第２の電源線とを具
備する半導体集積回路装置に於いて、上記基本セ
ル列を構成する総ての基本セルに跨り、かつ上記
第１及び第２の電源線と略並行に、上記機能素子
を診断する診断用制御信号配線を設け、上記基本
セル列のうちの少なくとも一つの基本セルは、上
記診断用制御信号配線と入力バツフア回路とを接
続するドライバセルを構成することにある。 本発明の好ましい実施態様では、上記ドライバ
セルは、複数段から構成され、前段のドライバセ
ルは、異なる基本セル列の複数のドライバセルに
接続される。 さらに、本発明の好ましい実施態様では、上記
ドライバセルは、上記基本セル列の一端に設けら
れる。 さらに、本発明の好ましい実施態様では、上記
基本セル列のうちの少なくとも一つの基本セル
は、上記配線と出力バツフア回路とを接続する３
ステートバツフアセルを構成する。 さらに、本発明の好ましい実施態様では、上記
３ステートバツフアセルは、上記基本セル列の他
端に設けられる。 〔発明の実施例〕 本発明の基礎となる診断について説明する。 本発明は、前述の診断回路方式にも適用できる
が、最も好適な例として本発明者等が先に特願昭
58−211355号として提案した診断用ラツチ付フリ
ツプフロツプを使用した診断方式について述べ
る。 第５図は診断用ラツチ付Ｄタイプフリツプフロ
ツプ１０（以下フリツプフロツプをFFと称す）
の構成を示したものである。この場合はＤタイプ
FFの例であるが、エツジトリガFFやJKタイプ
FFなども同様な構成で実現できる。診断用ラツ
チ付ＤタイプFF１０は、主FF部１１と診断用ラ
ツチ部１２から成る。通常の論理動作用信号すな
わち、主FF部１１のラツチタイミング信号CK、
入力データ信号Ｄ，Ｑ出力データ信号Ｑ１は、そ
れぞれ信号線１３，１４，１５に転送される。ま
た、診断用ラツチ１２のＱ出力データ信号Ｑ２，
Ｑ出力データ信号２は、それぞれ信号線１６，
１７に転送される。他の信号線１８，１９，２
０，２１，２２は診断データのライト（スキヤ
ン・イン）、リード（スキヤン・アウト）のため
の診断用制御信号線である。主FF部１１は、基
本的には通常のFF機能に診断用バス線２２から、
独立に診断データのライト動作ができる機能をプ
ラスしたものである。ライト動作は診断モード信
号MC1を“０”レベルにして、通常の論理動作
用信号の入力を禁止すると同時に、ライト信号
SWの“１”レベルのタイミングに同期して行な
われる。診断用ラツチ部１２は診断専用のラツチ
回路であり、主FF部１１のＱ出力データ信号Ｑ
１をラツチタイミング信号C2の“１”レベルの
タイミングで取込み、またその取込みデータを信
号線２１上のリード信号SRに同期して診断用バ
ス線２２に送出する機能を持つ。 第６図は第５図を具体化したCMOS回路であ
り、第６図と同等物、同一物には同一符号を付け
てある。本回路はCMOSスイツチ１００〜１０
３、インバータ１０５〜１０８、１１０，１１
１、２入力NANDゲート１０９、クロツクドゲ
ートインバータ１０４、それにNMOSスイツチ
Ｍ２０，Ｍ２１から成る。クロツクドゲートイン
バータ１０４は第７図にその回路を示すように、
PMOSトランジスタＭ２２，Ｍ２３、NMOSト
ランジスタＭ２４，Ｍ２５から成る。Ｍ２２とＭ
２５のゲート電極は共通に接続され、信号線１１
２に接続される。なお、前出のものと同一物また
は相当物は同じ符号で示す。ライト信号SW＝
“１”（＝“０”）のときは、PMOSトランジス
タＭ２３、NMOSトランジスタＭ２４がともに
オフとなるので、出力１１３はハイインピーダン
スの状態となる。次に、ライト信号SW＝“０”
（SW＝“１”）のときはPMOSトランジスタＭ２、
NMOSトランジスタＭ２４がともにオンになる
ので出力線１１３の出力は信号線１１２上の信号
レベルのインバータ信号となる。 次に動作について説明する。診断モード信号
MC1が“１”レベルのとき、２入力NANDゲー
ト１０９の信号線１８が“１”レベルであるの
で、信号φ1，1はそれぞれ、ラツチタイミング
信号CKと同じ論理値、CKの反転の論理値をと
る。論理式ではφ1＝CK、1＝で表わされる。
以後、これと同じ表記法を使うことにする。この
状態で、ライト信号SW＝“０”、リード信号SR＝
“０”、ラツチタイミング信号C2＝“１”にしてお
くことにより、診断用ラツチ付FF１０は通常の
論理動作を行なう。信号線１５上の主FF部１１
のＱ出力信号Ｑ１は、CMOSスイツチ１０２
（C2＝“１”であるのでφ2＝１、2＝０であり、
DC的にオンの状態になつている）、インバータ１
０７，１０８を経由して信号線１６，１７から出
力される。 一方、診断モード信号MC1が“０”レベルに
なるとリード、ライト動作を行なうことができ
る。MC1＝“０”レベルなので２入力NANDゲー
ト１０９の出力1は“１”に、インバータ１１
０の出力φ1は“０”に固定され、CMOSスイツ
チ１００は、CMOSスイツチ１０１はオンにな
る。これは、通常の論理入力信号を遮断したこと
になる。 まず、ライト動作について説明する。ライト信
号SWを一定時間“１”レベルにし、これに同期
して診断用バス線２２に診断データを転送する。
このとき、クロツクドゲートインバーダ１０４の
出力はハイインピーダンス状態に、NMOSスイ
ツチＭ２０はオンになるので、診断データはイン
バータ１０６、CMOSスイツチ１０１を介して
書込まれる。 次に、リード動作は下記の手順で行なわれる。
まず、ラツチタイミング信号C2を一定時間“１”
レベルにして、診断用ラツチ部１２に前段の主
FF部１１のＱ出力データ信号Ｑ１を転送し、そ
の後でリード信号SRを一定時間“１”レベルに
してNMOSスイツチＭ２１をオンにする。信号
線１７上の出力データ信号２はNMOSスイ
ツチＭ２１を介して、診断バス線２２に送出され
る。以上の動作モードにおける真理値表を表１に
示す。
積効率のよいマスタスライスLSI（large scale
integrated circuit）に好適な半導体集積回路装
置に関する。 〔発明の背景〕 マスタスライスLSIとは、LISを製造する時に
用いる10数枚のマスクのうちで配線に相当するマ
スクのみを開発品種に応じて作成して所望の電気
回路動作を有するLSIを製造するのである。 従来のマスカスライスLSIの構成を第４図に示
す。半導体チツプ１は、その外周にボンデングパ
ツドおよび入出力回路領域２を持ち、内部にはト
ランジスタ等の機能素子から成る基本セル３をｘ
軸方向に多数個配列した基本セル列４を配線領域
５を挾んでｙ軸方向に繰返し配置した構成を採つ
ている。所望の電気回路動作を得るために、隣接
した基本セル３を１個あるいは数個結線して
NANDゲートやフリツプフロツプなどの論理ブ
ロツクを形成する。そして複数個の基本セル３で
形成した各種論理ブロツクを配置後、前記論理ブ
ロツク間を論理図に従つて結線することによつ
て、所望のLSIを製造する。なお、DAシステム
（Design automation system）により、前記配
置、配線は計算機により自動化されている。 ところで、論理回路を含む集積回路装置におい
ては種々の素子が所望の機能及び性能が得られる
か否か、テストパターンの入力信号を外部から加
えて判定しており、これを一般に診断と呼んでい
る。ここで入力テストパターンは内部の素子を漏
れなく診断できるものが必要であり、総素子数の
中で診断可能な素子の比率を診断率と定義する。
したがつて、この入力テストパターンを作る場合
実用上十分な診断率を、できるだけ少ないステツ
プ数で達成することが必要であるが、通常の論理
集積回路装置では数千ステツプを要するのが普通
である。さらに、最近の高集積化の動きに伴い、
100％近い診断率を得るのは数万ステツプにも及
び、困難になつている。 従来は、その入力テストパターンを入手で作成
していたため膨大な作業量になつていた。特に、
マスタスライスLSIのように設計作業の大半が自
動化され、設計期間が１ケ月前後に短縮されてい
ものでは、必然的に診断用の入力テストパターン
を作成する期間の比重が増大し、開発期間を短縮
する上での最大の障害になつている。 以上の問題点を解消するため、通信診断用の回
路を論理設計時に加えるのが行なわれている。特
公昭57−3107号公報に示されるように、内部回路
のうちのフリツフフロツプを直列に接続してシフ
トレジスタを構成させ、該シフトレジスタを通し
て集積回路に入力信号を与えて動作させ、その結
果を該シフトレジスタにより外部へ取出すように
したもの（スキヤンインスキヤンアウト方式）や
特開昭57−133644号公報に示されるように、半導
体基板の周辺に試験専用のシフトレジスタを設
け、該レジスタの各ビツトへ半導体基板に搭載さ
れたマスタスライスLSIの所望各部を配線により
接続し、該各部の出力状態を該レジスタへ並列入
力し、それをシフトクロツクにより直列出力する
ようにしたもの等が知られている。 前者の例では、シフトレジスタのクロツク信号
線をチツプ内のほとんどすべてのレジスタに共通
に接続する必要がある。また、後者の例では内部
ノードから周辺配置のレジスタに診断用配線を形
成する必要がある。これらの配線を以後、診断用
配線と称することにする。 したがつて、マスタスライスLSIにおいて前記
診断回路を形成する場合は、一般の論理接続用配
線と診断用配線が必要であり、配線領域５が不足
する。そのため、診断用配線を見込んだ配線領域
を確保しなければならず、チツプサイズの増加を
招いた。さらに、DAシステムにより自動配線さ
れるので、配線長が長くなつたり、製品LSI毎に
配線長が変わるので診断用信号のスピードの低
下、変動を招き、診断時間を増加させると同時に
診断を困難にする問題点があつた。 〔発明の目的〕 本発明の目的は、配線領域、チツプサイズの低
減が可能であり、かつ、診断信号のスピードを向
上させるとともに、その変動を低減するがことで
きる半導体集積回路装置を提供することにある。 〔発明の概要〕 上記目的を達成する本発明の特徴とするところ
は、一方の主表面に機能素子からなる基本セルを
一方向に多数個配設して基本セル列とし、該基本
セル列を該基本セル列と直角方向に複数個並設し
てなる半導体チツプと、該基本セル列を構成する
総ての基本セルに跨り、かつ、上記基本セル列と
略並行に設けられる第１及び第２の電源線とを具
備する半導体集積回路装置に於いて、上記基本セ
ル列を構成する総ての基本セルに跨り、かつ上記
第１及び第２の電源線と略並行に、上記機能素子
を診断する診断用制御信号配線を設け、上記基本
セル列のうちの少なくとも一つの基本セルは、上
記診断用制御信号配線と入力バツフア回路とを接
続するドライバセルを構成することにある。 本発明の好ましい実施態様では、上記ドライバ
セルは、複数段から構成され、前段のドライバセ
ルは、異なる基本セル列の複数のドライバセルに
接続される。 さらに、本発明の好ましい実施態様では、上記
ドライバセルは、上記基本セル列の一端に設けら
れる。 さらに、本発明の好ましい実施態様では、上記
基本セル列のうちの少なくとも一つの基本セル
は、上記配線と出力バツフア回路とを接続する３
ステートバツフアセルを構成する。 さらに、本発明の好ましい実施態様では、上記
３ステートバツフアセルは、上記基本セル列の他
端に設けられる。 〔発明の実施例〕 本発明の基礎となる診断について説明する。 本発明は、前述の診断回路方式にも適用できる
が、最も好適な例として本発明者等が先に特願昭
58−211355号として提案した診断用ラツチ付フリ
ツプフロツプを使用した診断方式について述べ
る。 第５図は診断用ラツチ付Ｄタイプフリツプフロ
ツプ１０（以下フリツプフロツプをFFと称す）
の構成を示したものである。この場合はＤタイプ
FFの例であるが、エツジトリガFFやJKタイプ
FFなども同様な構成で実現できる。診断用ラツ
チ付ＤタイプFF１０は、主FF部１１と診断用ラ
ツチ部１２から成る。通常の論理動作用信号すな
わち、主FF部１１のラツチタイミング信号CK、
入力データ信号Ｄ，Ｑ出力データ信号Ｑ１は、そ
れぞれ信号線１３，１４，１５に転送される。ま
た、診断用ラツチ１２のＱ出力データ信号Ｑ２，
Ｑ出力データ信号２は、それぞれ信号線１６，
１７に転送される。他の信号線１８，１９，２
０，２１，２２は診断データのライト（スキヤ
ン・イン）、リード（スキヤン・アウト）のため
の診断用制御信号線である。主FF部１１は、基
本的には通常のFF機能に診断用バス線２２から、
独立に診断データのライト動作ができる機能をプ
ラスしたものである。ライト動作は診断モード信
号MC1を“０”レベルにして、通常の論理動作
用信号の入力を禁止すると同時に、ライト信号
SWの“１”レベルのタイミングに同期して行な
われる。診断用ラツチ部１２は診断専用のラツチ
回路であり、主FF部１１のＱ出力データ信号Ｑ
１をラツチタイミング信号C2の“１”レベルの
タイミングで取込み、またその取込みデータを信
号線２１上のリード信号SRに同期して診断用バ
ス線２２に送出する機能を持つ。 第６図は第５図を具体化したCMOS回路であ
り、第６図と同等物、同一物には同一符号を付け
てある。本回路はCMOSスイツチ１００〜１０
３、インバータ１０５〜１０８、１１０，１１
１、２入力NANDゲート１０９、クロツクドゲ
ートインバータ１０４、それにNMOSスイツチ
Ｍ２０，Ｍ２１から成る。クロツクドゲートイン
バータ１０４は第７図にその回路を示すように、
PMOSトランジスタＭ２２，Ｍ２３、NMOSト
ランジスタＭ２４，Ｍ２５から成る。Ｍ２２とＭ
２５のゲート電極は共通に接続され、信号線１１
２に接続される。なお、前出のものと同一物また
は相当物は同じ符号で示す。ライト信号SW＝
“１”（＝“０”）のときは、PMOSトランジス
タＭ２３、NMOSトランジスタＭ２４がともに
オフとなるので、出力１１３はハイインピーダン
スの状態となる。次に、ライト信号SW＝“０”
（SW＝“１”）のときはPMOSトランジスタＭ２、
NMOSトランジスタＭ２４がともにオンになる
ので出力線１１３の出力は信号線１１２上の信号
レベルのインバータ信号となる。 次に動作について説明する。診断モード信号
MC1が“１”レベルのとき、２入力NANDゲー
ト１０９の信号線１８が“１”レベルであるの
で、信号φ1，1はそれぞれ、ラツチタイミング
信号CKと同じ論理値、CKの反転の論理値をと
る。論理式ではφ1＝CK、1＝で表わされる。
以後、これと同じ表記法を使うことにする。この
状態で、ライト信号SW＝“０”、リード信号SR＝
“０”、ラツチタイミング信号C2＝“１”にしてお
くことにより、診断用ラツチ付FF１０は通常の
論理動作を行なう。信号線１５上の主FF部１１
のＱ出力信号Ｑ１は、CMOSスイツチ１０２
（C2＝“１”であるのでφ2＝１、2＝０であり、
DC的にオンの状態になつている）、インバータ１
０７，１０８を経由して信号線１６，１７から出
力される。 一方、診断モード信号MC1が“０”レベルに
なるとリード、ライト動作を行なうことができ
る。MC1＝“０”レベルなので２入力NANDゲー
ト１０９の出力1は“１”に、インバータ１１
０の出力φ1は“０”に固定され、CMOSスイツ
チ１００は、CMOSスイツチ１０１はオンにな
る。これは、通常の論理入力信号を遮断したこと
になる。 まず、ライト動作について説明する。ライト信
号SWを一定時間“１”レベルにし、これに同期
して診断用バス線２２に診断データを転送する。
このとき、クロツクドゲートインバーダ１０４の
出力はハイインピーダンス状態に、NMOSスイ
ツチＭ２０はオンになるので、診断データはイン
バータ１０６、CMOSスイツチ１０１を介して
書込まれる。 次に、リード動作は下記の手順で行なわれる。
まず、ラツチタイミング信号C2を一定時間“１”
レベルにして、診断用ラツチ部１２に前段の主
FF部１１のＱ出力データ信号Ｑ１を転送し、そ
の後でリード信号SRを一定時間“１”レベルに
してNMOSスイツチＭ２１をオンにする。信号
線１７上の出力データ信号２はNMOSスイ
ツチＭ２１を介して、診断バス線２２に送出され
る。以上の動作モードにおける真理値表を表１に
示す。
以上述べた様に、本発明によれば、配線領域、
チツプサイズの低減が可能であり、かつ、診断信
号のスピードを向上させるとともに、その変動を
低減することができる半導体集積回路装置を得る
ことができる。
チツプサイズの低減が可能であり、かつ、診断信
号のスピードを向上させるとともに、その変動を
低減することができる半導体集積回路装置を得る
ことができる。
第１図は本発明の一実施例による基本セルを示
す平面図、第２図は本発明の一実施例による論理
セルの結線図、第３図は本発明の実施例の全体構
成を示す回路ブロツク図、第４図は従来例を示す
チツプ平面図、第５図は診断用ラツチ付FFのブ
ロツク図、第６図は前記FFの回路図、第７図は
第６図を補足する回路図、第８図は分割診断方式
を示す回路構成図、第９図は第８図を補足する回
路図である。 ３……基本セル、４……基本セル列、２６……
電源電位線、２７……接地電位線、３０４，３０
５……診断用制御信号線。
す平面図、第２図は本発明の一実施例による論理
セルの結線図、第３図は本発明の実施例の全体構
成を示す回路ブロツク図、第４図は従来例を示す
チツプ平面図、第５図は診断用ラツチ付FFのブ
ロツク図、第６図は前記FFの回路図、第７図は
第６図を補足する回路図、第８図は分割診断方式
を示す回路構成図、第９図は第８図を補足する回
路図である。 ３……基本セル、４……基本セル列、２６……
電源電位線、２７……接地電位線、３０４，３０
５……診断用制御信号線。
Claims (1)
- 【特許請求の範囲】 １ 一方の主表面に機能素子からなる基本セルを
一方向に多数個配設して基本セル列とし、該基本
セル列を該基本セル列と直角方向に複数個並設し
てなる半導体チツプと、該基本セル列を構成する
総ての基本セルに跨り、かつ、上記基本セル列と
略並行に設けられる第１及び第２の電源線とを具
備する半導体集積回路装置に於いて、上記基本セ
ル列を構成する総ての基本セルに跨り、かつ上記
第１及び第２の電源線と略並行に、上記機能素子
を診断する診断用制御信号配線を設け、上記基本
セル列のうちの少なくとも一つの基本セルは、上
記診断用制御信号配線と入力バツフア回路とを接
続するドライバセルを構成することを特徴とする
半導体集積回路装置。 ２ 特許請求の範囲第１項に於いて、上記ドライ
バセルは、複数段から構成され、前段のドライバ
セルは、異なる基本セル列の複数のドライバセル
に接続されることを特徴とする半導体集積回路装
置。 ３ 特許請求の範囲第１項に於いて、上記ドライ
バセルは、上記基本セル列の一端に設けられるこ
とを特徴とする半導体集積回路装置。 ４ 特許請求の範囲第１項に於いて、上記基本セ
ル列のうちの少なくとも一つの基本セルは、上記
診断用制御信号配線と出力バツフア回路とを接続
する３ステートバツフアセルを構成することを特
徴とする半導体集積回路装置。 ５ 特許請求の範囲第４項に於いて、上記３ステ
ートバツフアセルは、上記基本セル列の他端に設
けられることを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59112996A JPS60257542A (ja) | 1984-06-04 | 1984-06-04 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59112996A JPS60257542A (ja) | 1984-06-04 | 1984-06-04 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60257542A JPS60257542A (ja) | 1985-12-19 |
| JPH0520911B2 true JPH0520911B2 (ja) | 1993-03-22 |
Family
ID=14600811
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59112996A Granted JPS60257542A (ja) | 1984-06-04 | 1984-06-04 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60257542A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7956421B2 (en) * | 2008-03-13 | 2011-06-07 | Tela Innovations, Inc. | Cross-coupled transistor layouts in restricted gate level layout architecture |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2524206B1 (fr) * | 1982-03-26 | 1985-12-13 | Thomson Csf Mat Tel | Circuit integre prediffuse, et procede d'interconnexion des cellules de ce circuit |
-
1984
- 1984-06-04 JP JP59112996A patent/JPS60257542A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60257542A (ja) | 1985-12-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |