JPH0520992B2 - - Google Patents
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- JPH0520992B2 JPH0520992B2 JP58140794A JP14079483A JPH0520992B2 JP H0520992 B2 JPH0520992 B2 JP H0520992B2 JP 58140794 A JP58140794 A JP 58140794A JP 14079483 A JP14079483 A JP 14079483A JP H0520992 B2 JPH0520992 B2 JP H0520992B2
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- reactor
- current control
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- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M1/00—Details of apparatus for conversion
- H02M1/32—Means for protecting converters other than automatic disconnection
- H02M1/34—Snubber circuits
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- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M7/00—Conversion of AC power input into DC power output; Conversion of DC power input into AC power output
- H02M7/42—Conversion of DC power input into AC power output without possibility of reversal
- H02M7/44—Conversion of DC power input into AC power output without possibility of reversal by static converters
- H02M7/48—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
- H02M7/53—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
- H02M7/537—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters
- H02M7/5387—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters in a bridge configuration
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/081—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit
- H03K17/0814—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the output circuit
- H03K17/08142—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the output circuit in field-effect transistor switches
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- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M1/00—Details of apparatus for conversion
- H02M1/32—Means for protecting converters other than automatic disconnection
- H02M1/34—Snubber circuits
- H02M1/348—Passive dissipative snubbers
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Power Conversion In General (AREA)
- Inverter Devices (AREA)
Description
【発明の詳細な説明】
本発明は、インバータ装置、とくに、高周波出
力及び高出力を期待するインバータ装置に使用す
るため、スイツチング周波数が高く、しかも高い
出力が得られる電界効果トランジスタを使用した
インバータ装置に関するものである。
力及び高出力を期待するインバータ装置に使用す
るため、スイツチング周波数が高く、しかも高い
出力が得られる電界効果トランジスタを使用した
インバータ装置に関するものである。
従来、この種のインバータ装置として第１図に
示すものがあつた。すなわち、電源１の正端子に
電流制御素子たる第１の電界効果トランジスタ
（以下、「MOSFET」と称す）２のドレイン２ａ
を、該MOSFET２のソース２ｂに第２の
MOSFET３のドレイン３ａを、第２の
MOSFET３のソース３ｂを上記電源１の負端子
に順次接続すると共に、上記第１、第２の
MOSFET２，３のゲート２ｃ，３ｃにそれぞれ
ゲートドライブ回路４または５を接続して成るも
のがあつた。なお、両MOSFET２，３の接続点
から出力端子６が引き出されており、その出力端
子６を介してインバータ装置は負荷７に接続され
るようになつている。
示すものがあつた。すなわち、電源１の正端子に
電流制御素子たる第１の電界効果トランジスタ
（以下、「MOSFET」と称す）２のドレイン２ａ
を、該MOSFET２のソース２ｂに第２の
MOSFET３のドレイン３ａを、第２の
MOSFET３のソース３ｂを上記電源１の負端子
に順次接続すると共に、上記第１、第２の
MOSFET２，３のゲート２ｃ，３ｃにそれぞれ
ゲートドライブ回路４または５を接続して成るも
のがあつた。なお、両MOSFET２，３の接続点
から出力端子６が引き出されており、その出力端
子６を介してインバータ装置は負荷７に接続され
るようになつている。
第２図は、第１図図示装置の動作波形図で、そ
の中のＡ，Ｂ，Ｃはそれぞれ負荷が誘導性、抵抗
性、容量性の場合の第２のMOSFET３のドレイ
ン３ａ−ソース３ｂ間の電圧波形を示すものであ
り、また、Ｄ，Ｅはそれぞれ、第１のMOSFET
２および第２のMOSFET３の動作状態（ONま
たはOFF）を示すものである。
の中のＡ，Ｂ，Ｃはそれぞれ負荷が誘導性、抵抗
性、容量性の場合の第２のMOSFET３のドレイ
ン３ａ−ソース３ｂ間の電圧波形を示すものであ
り、また、Ｄ，Ｅはそれぞれ、第１のMOSFET
２および第２のMOSFET３の動作状態（ONま
たはOFF）を示すものである。
次に、第１図に示す構成を有する従来装置の動
作について第２図を参照して説明する。
作について第２図を参照して説明する。
MOSFET２，３はそれぞれゲートドライブ回
路４，５の信号により、ONまたはOFF状態をと
るものである。例えば、第１のMOSFET２が
OFF、第２のMOSFET３がON状態になるよう
に信号を与えると、出力端子６は電源１の負端子
の電位Ｖ−になり、したがつて、このときに出力
端子６に負荷７を接続すると図示のように電流I1
が流れる。
路４，５の信号により、ONまたはOFF状態をと
るものである。例えば、第１のMOSFET２が
OFF、第２のMOSFET３がON状態になるよう
に信号を与えると、出力端子６は電源１の負端子
の電位Ｖ−になり、したがつて、このときに出力
端子６に負荷７を接続すると図示のように電流I1
が流れる。
先ず、負荷７が誘導性の場合におけるこのよう
な状態からの変化による影響を述べる。
MOSFET３が第２図に示す時刻t1でOFFすると、
負荷７の電流が状態変化前と同一方向に流れよう
とするため第１図に示すような電流I2が流れ、出
力端子６の電位はＶ＋になる。この場合のサージ
電圧SLは少ない（第２図Ａ参照）。また、
MOSFET２が第２図に示す時刻t2でONしても、
出力端子６の電位は既に正端子の電位Ｖ＋になつ
ているためサージ電圧はほとんど生じない。
な状態からの変化による影響を述べる。
MOSFET３が第２図に示す時刻t1でOFFすると、
負荷７の電流が状態変化前と同一方向に流れよう
とするため第１図に示すような電流I2が流れ、出
力端子６の電位はＶ＋になる。この場合のサージ
電圧SLは少ない（第２図Ａ参照）。また、
MOSFET２が第２図に示す時刻t2でONしても、
出力端子６の電位は既に正端子の電位Ｖ＋になつ
ているためサージ電圧はほとんど生じない。
次に、負荷７が抵抗性の場合における状態変化
による影響を述べる。MOSFET３が時刻t1で
OFFすると、出力端子６の電位はＶ＋とＶ−の
中間の電位VMとなる。この後、時刻t2で
MOSFET２がONすると、出力端子６の電位は
急激に上昇する。MOSFET２のON状態への移
行変化は非常に速いため回路の配線などによるイ
ンダクタンスと浮遊容量、MOSFETの持つ静電
容量などにより共振しサージ電圧SRが発生する
（第２図Ｂ参照）。
による影響を述べる。MOSFET３が時刻t1で
OFFすると、出力端子６の電位はＶ＋とＶ−の
中間の電位VMとなる。この後、時刻t2で
MOSFET２がONすると、出力端子６の電位は
急激に上昇する。MOSFET２のON状態への移
行変化は非常に速いため回路の配線などによるイ
ンダクタンスと浮遊容量、MOSFETの持つ静電
容量などにより共振しサージ電圧SRが発生する
（第２図Ｂ参照）。
負荷７が容量性の場合における状態変化による
影響を述べる。MOSFET３が時刻t1でOFFする
と、出力端子６の電位はほとんど変化しない。こ
の後、時刻t2でMOSFET２がONすると、出力端
子６の電位は急激に上昇する。特に、MOSFET
はスイツチング速度が速いため電圧の上昇度
dv／dtが高く、サージ電圧SCは抵抗性の場合の
サージ電圧SRよりさらに高くなる。
影響を述べる。MOSFET３が時刻t1でOFFする
と、出力端子６の電位はほとんど変化しない。こ
の後、時刻t2でMOSFET２がONすると、出力端
子６の電位は急激に上昇する。特に、MOSFET
はスイツチング速度が速いため電圧の上昇度
dv／dtが高く、サージ電圧SCは抵抗性の場合の
サージ電圧SRよりさらに高くなる。
なお、第２図はMOSFET３のドレイン３ａ−
ソース３ｂ間の電圧波形を示しているが、状態の
オン・オフを反対に考えれば、MOSFET２のド
レイン２ａ−ソース２ｂ間の電圧波形を示してい
ると見ることができる。
ソース３ｂ間の電圧波形を示しているが、状態の
オン・オフを反対に考えれば、MOSFET２のド
レイン２ａ−ソース２ｂ間の電圧波形を示してい
ると見ることができる。
しかるに、従来のインバータ装置は、以上のよ
うに構成されているので、サージ電圧が高くな
り、MOSFETの耐電圧を超えるとMOSFETが
破壊されてしまうという欠点があつた。
うに構成されているので、サージ電圧が高くな
り、MOSFETの耐電圧を超えるとMOSFETが
破壊されてしまうという欠点があつた。
本発明は、上記のような従来のものの欠点を除
去するためになされたもので、電流制御素子にリ
アクトル、ダイオード、過電圧吸収回路を接続す
ることにより電流制御素子のサージ電圧を低減で
き、また、効率の良いインバータ装置を提供する
ことを目的としている。
去するためになされたもので、電流制御素子にリ
アクトル、ダイオード、過電圧吸収回路を接続す
ることにより電流制御素子のサージ電圧を低減で
き、また、効率の良いインバータ装置を提供する
ことを目的としている。
かかる目的を達成すべく、本発明のインバータ
装置は、直列に接続された２個のダイオードとリ
アクトルとが並列接続された並列体を上記各電流
制御素子にそれぞれ直列に接続すると共に、上記
電流制御素子と並列に、並列体を構成する２個の
ダイオードの接続点に接続された過電圧吸収回路
とを備えたこと特徴とする。
装置は、直列に接続された２個のダイオードとリ
アクトルとが並列接続された並列体を上記各電流
制御素子にそれぞれ直列に接続すると共に、上記
電流制御素子と並列に、並列体を構成する２個の
ダイオードの接続点に接続された過電圧吸収回路
とを備えたこと特徴とする。
以下、本発明の一実施例を第３図〜第７図につ
いて説明する。
いて説明する。
第３図に示す装置は、MOSFET２，３にそれ
ぞれリアクトル８または９、および、一対の直列
に接続したダイオード１０，１１または１２，１
３との並列体を接続し、一対のダイオード１０，
１１の接続点、他の一対のダイオード１２，１３
の接続点にそれぞれ、抵抗１４または１５および
コンデンサ１６または１７により構成された過電
圧吸収回路１８，１９を接続した構成を有する。
ぞれリアクトル８または９、および、一対の直列
に接続したダイオード１０，１１または１２，１
３との並列体を接続し、一対のダイオード１０，
１１の接続点、他の一対のダイオード１２，１３
の接続点にそれぞれ、抵抗１４または１５および
コンデンサ１６または１７により構成された過電
圧吸収回路１８，１９を接続した構成を有する。
第４図Ａ〜Ｃは、第３図図示装置における
MOSFET３のドレイン３ａ、ソース３ｂ間の電
圧波形を示す第２図Ａ〜Ｃの相当図である。同図
ＤおよびＥはそれぞれ、MOSFET２，３の動作
状態を示す。
MOSFET３のドレイン３ａ、ソース３ｂ間の電
圧波形を示す第２図Ａ〜Ｃの相当図である。同図
ＤおよびＥはそれぞれ、MOSFET２，３の動作
状態を示す。
MOSFET２がOFF、MOSFET３がONしてい
る期間（第４図における時刻t5以前）では出力端
子６の電位は電源１の負端子の電位Ｖ−であり、
負荷７を接続すると、第３図に示すように電流I3
が流れる。この点、従来装置と同様である。
る期間（第４図における時刻t5以前）では出力端
子６の電位は電源１の負端子の電位Ｖ−であり、
負荷７を接続すると、第３図に示すように電流I3
が流れる。この点、従来装置と同様である。
第４図Ａは負荷７の誘導性の場合を示し、上記
状態からMOSFET３が時刻t5でOFFしたとする
と、負荷７の電流が同一方向に流れようとするた
め第３図に示すように電流I4が流れる。かかる電
流I4は、第３図の主要部分を抜き出して示す第５
図のようにMOSFET２が持つ逆方向ダイオード
とダイオード１０，１１を通る。そのため、第４
図Ａにおける期間t5−t6では出力端子６の電位は
正端子の電位Ｖ＋に上昇する。また、電流I5が第
５図に示すように出力端子６の電位上昇に伴なつ
て流れ、リアクトル９、ダイオード１３、過電圧
吸収回路１９の抵抗１５およびコンデンサ１７を
通る。したがつて、MOSFET３のドレイン３
ａ、ソース３ｂ間の電圧にはリアクトル９とダイ
オード１３、抵抗１５およびコンデンサ１７によ
り分圧された電圧が印加され、第４図Ａの期間t5
−t6における電圧上昇が制限される。そのため、
サージ電圧SL2は従来に比べ低減される。
状態からMOSFET３が時刻t5でOFFしたとする
と、負荷７の電流が同一方向に流れようとするた
め第３図に示すように電流I4が流れる。かかる電
流I4は、第３図の主要部分を抜き出して示す第５
図のようにMOSFET２が持つ逆方向ダイオード
とダイオード１０，１１を通る。そのため、第４
図Ａにおける期間t5−t6では出力端子６の電位は
正端子の電位Ｖ＋に上昇する。また、電流I5が第
５図に示すように出力端子６の電位上昇に伴なつ
て流れ、リアクトル９、ダイオード１３、過電圧
吸収回路１９の抵抗１５およびコンデンサ１７を
通る。したがつて、MOSFET３のドレイン３
ａ、ソース３ｂ間の電圧にはリアクトル９とダイ
オード１３、抵抗１５およびコンデンサ１７によ
り分圧された電圧が印加され、第４図Ａの期間t5
−t6における電圧上昇が制限される。そのため、
サージ電圧SL2は従来に比べ低減される。
第４図Ｂ，Ｃはそれぞれ、負荷７が抵抗性、容
量性の場合を示し、MOSFET３が時刻t5でOFF
した後、時刻t6でMOSFET２がONすると、第３
図の主要部分を抜き出して示す第６図のように、
リアクトル８、MOSFET２を通り電流I6が流れ、
負荷７に電流を供給するため出力端子６の電位は
電位Ｖ＋に上昇する。しかし、リアクトル８を通
るため電流の上昇は制限され、出力端子６の電位
の上昇は遅くなる。また、出力端子６の電位上昇
に伴なつて第６図のように電流I7が流れ、
MOSFET３のドレイン３ａ、ソース３ｂ間に
は、リアクトル９と、ダイオード１３、抵抗１
５、コンデンサ１７により分圧された電圧が印加
され、第４図Ｂ，Ｃに示すようにサージ電圧SR2，
SC2は従来装置に比べ低減される。また、
MOSFET２が時刻t6でONしたとき、過電圧吸収
回路１８のコンデンサ１６は、抵抗１４−ダイオ
ード１０−リアクトル８−MOSFET２−コンデ
ンサ１６の閉ループを第７図に示すように電流I8
が流れて放電するため、MOSFET２に過大な電
流が流れることはない。
量性の場合を示し、MOSFET３が時刻t5でOFF
した後、時刻t6でMOSFET２がONすると、第３
図の主要部分を抜き出して示す第６図のように、
リアクトル８、MOSFET２を通り電流I6が流れ、
負荷７に電流を供給するため出力端子６の電位は
電位Ｖ＋に上昇する。しかし、リアクトル８を通
るため電流の上昇は制限され、出力端子６の電位
の上昇は遅くなる。また、出力端子６の電位上昇
に伴なつて第６図のように電流I7が流れ、
MOSFET３のドレイン３ａ、ソース３ｂ間に
は、リアクトル９と、ダイオード１３、抵抗１
５、コンデンサ１７により分圧された電圧が印加
され、第４図Ｂ，Ｃに示すようにサージ電圧SR2，
SC2は従来装置に比べ低減される。また、
MOSFET２が時刻t6でONしたとき、過電圧吸収
回路１８のコンデンサ１６は、抵抗１４−ダイオ
ード１０−リアクトル８−MOSFET２−コンデ
ンサ１６の閉ループを第７図に示すように電流I8
が流れて放電するため、MOSFET２に過大な電
流が流れることはない。
このように、負荷７が誘導性、抵抗性、容量性
の何れであろうと、サージ電圧SL2，SR2，SC2は
MOSFETのスイツチング速度が速くてもリアク
トルと過電圧吸収回路により制限される値である
ため高くなることはない。また、MOSFET３が
OFFする時、MOSFET３のドレイン３ａ−ソー
ス３ｂ間の電圧上昇はリアクトル９と過電圧吸収
回路１９により制限され、MOSFET２がONす
る時、MOSFET２のドレイン電流の上昇はリア
クトル８によつて制限されるため、MOSFET
２，３のスイツチング損失は非常に低くなり、効
率が良くなる。
の何れであろうと、サージ電圧SL2，SR2，SC2は
MOSFETのスイツチング速度が速くてもリアク
トルと過電圧吸収回路により制限される値である
ため高くなることはない。また、MOSFET３が
OFFする時、MOSFET３のドレイン３ａ−ソー
ス３ｂ間の電圧上昇はリアクトル９と過電圧吸収
回路１９により制限され、MOSFET２がONす
る時、MOSFET２のドレイン電流の上昇はリア
クトル８によつて制限されるため、MOSFET
２，３のスイツチング損失は非常に低くなり、効
率が良くなる。
なお、上記では、MOSFET３のドレイン３
ａ、ソース３ｂ間の電圧波形図である第４図に基
づき説明したが、MOSFET２について上述と同
様なことが言い得ることは勿論である。
ａ、ソース３ｂ間の電圧波形図である第４図に基
づき説明したが、MOSFET２について上述と同
様なことが言い得ることは勿論である。
第８図はリアクトル８と９を磁気的に結合した
本発明の他の実施例を示す図である。第４図に示
す期間t6−t7においてMOSFET２がONすると、
リアクトル８を通つて電流が負荷７に流れるが、
電流増加時にはリアクトル８に電圧V1が発生す
る。リアクトル９はリアクトル８と磁気的に結合
されているので、リアクトル９には第４図Ｆに示
すV20のように電圧V2が発生し（第８図参照）、
MOSFET３のドレイン３ａ−ソース３ｂ間の電
圧を下げる。
本発明の他の実施例を示す図である。第４図に示
す期間t6−t7においてMOSFET２がONすると、
リアクトル８を通つて電流が負荷７に流れるが、
電流増加時にはリアクトル８に電圧V1が発生す
る。リアクトル９はリアクトル８と磁気的に結合
されているので、リアクトル９には第４図Ｆに示
すV20のように電圧V2が発生し（第８図参照）、
MOSFET３のドレイン３ａ−ソース３ｂ間の電
圧を下げる。
このタイミングは、第４図Ｂ，Ｃに示すサージ
電圧SR2，SC2が発生するタイミングと同一であ
り、MOSFET３のドレイン３ａ、ソース３ｂ間
電圧がリアクトル９に発生する電圧V2により下
げられている間にサージ電圧が発生するため、同
図Ｇに示すようにサージ電圧は非常に低くするこ
とができる。
電圧SR2，SC2が発生するタイミングと同一であ
り、MOSFET３のドレイン３ａ、ソース３ｂ間
電圧がリアクトル９に発生する電圧V2により下
げられている間にサージ電圧が発生するため、同
図Ｇに示すようにサージ電圧は非常に低くするこ
とができる。
また、時刻t8以降の期間において、MOSFET
３がONすると、MOSFET２がONした時と同様
に、リアクトル９を通つて負荷７の電流が流れる
ため、第４図Ｆに示すように電圧V21が発生し、
上述したMOSFET２がONした時と同様に、該
期間においてもMOSFET２のサージ電圧を下げ
る作用をする。
３がONすると、MOSFET２がONした時と同様
に、リアクトル９を通つて負荷７の電流が流れる
ため、第４図Ｆに示すように電圧V21が発生し、
上述したMOSFET２がONした時と同様に、該
期間においてもMOSFET２のサージ電圧を下げ
る作用をする。
第９図は、電流制御素子としてトランジスタ２
０および２１を使用した本発明のさらに他の実施
例を示すものである。図に示すように、トランジ
スタ２０，２１のベースにはベースドライブ回路
２４，２５が接続されている。MOSFETは、ソ
ースからドレイン方向に電流を流すことができる
ダイオードを内部に持つているが、トランジスタ
にはそのようなダイオードがないため、同図に示
すように、トランジスタを用いた場合には、ダイ
オード２２，２３をトランジスタ２０，２１のコ
レクターエミツタ間に接続することを要する。勿
論、このように構成したインバータ装置も
MOSFETを使用したインバータ装置と同様の動
作を行なう。
０および２１を使用した本発明のさらに他の実施
例を示すものである。図に示すように、トランジ
スタ２０，２１のベースにはベースドライブ回路
２４，２５が接続されている。MOSFETは、ソ
ースからドレイン方向に電流を流すことができる
ダイオードを内部に持つているが、トランジスタ
にはそのようなダイオードがないため、同図に示
すように、トランジスタを用いた場合には、ダイ
オード２２，２３をトランジスタ２０，２１のコ
レクターエミツタ間に接続することを要する。勿
論、このように構成したインバータ装置も
MOSFETを使用したインバータ装置と同様の動
作を行なう。
電流制御素子として、他に静電誘導トランジス
タ（SIT）、ゲートターンオフサイリスタ
（GTO）などを使用するものも考えられ、上記実
施例と同様の効果が期待できる。
タ（SIT）、ゲートターンオフサイリスタ
（GTO）などを使用するものも考えられ、上記実
施例と同様の効果が期待できる。
第１０図は、第３図図示装置中のＮチヤンネル
MOSFET２のかわりに、Ｐチヤンネル
MOSFET２６を使用した本発明の実施例を示す
ものであり、上記実施例と同様の効果を奏する。
MOSFET２のかわりに、Ｐチヤンネル
MOSFET２６を使用した本発明の実施例を示す
ものであり、上記実施例と同様の効果を奏する。
第１１図は、本発明によるインバータ装置を２
台使用して単相インバータを構成した例である。
台使用して単相インバータを構成した例である。
なお、本発明によるインバータ装置を３台以上
使用することにより、３相インバータ、多相イン
バータ等をも構成することができることは勿論で
ある。また、上記説明における過電圧吸収回路は
抵抗とコンデンサの直列体で成るものであつた
が、他に、第１２図Ａ〜Ｄに示すように、バリス
タ２７やツエナーダイオード２８、抵抗２９、コ
ンデンサ３０等を適宜組み合わせて構成したもの
であつて良く上記のものと同様の効果が期待され
る。
使用することにより、３相インバータ、多相イン
バータ等をも構成することができることは勿論で
ある。また、上記説明における過電圧吸収回路は
抵抗とコンデンサの直列体で成るものであつた
が、他に、第１２図Ａ〜Ｄに示すように、バリス
タ２７やツエナーダイオード２８、抵抗２９、コ
ンデンサ３０等を適宜組み合わせて構成したもの
であつて良く上記のものと同様の効果が期待され
る。
以上のように、本発明によれば、直列に接続さ
れた２個のダイオードとリアクトルとが並列接続
された並列体を上記各電流制御素子にそれぞれ直
列に接続すると共に、上記電流制御素子と並列
に、並列体を構成する２個のダイオードの接続点
に接続された過電圧吸収回路とを備えて構成した
ので、負荷が誘導性、抵抗性、容量性の何れであ
つても、サージ電圧はリアクトルと過電圧吸収回
路により制限され、電流制御素子が高速でスイツ
チングする時のサージ電圧を低減することがで
き、信頼性が高く、また効率の良いインバータ装
置が得られるという効果を有する。
れた２個のダイオードとリアクトルとが並列接続
された並列体を上記各電流制御素子にそれぞれ直
列に接続すると共に、上記電流制御素子と並列
に、並列体を構成する２個のダイオードの接続点
に接続された過電圧吸収回路とを備えて構成した
ので、負荷が誘導性、抵抗性、容量性の何れであ
つても、サージ電圧はリアクトルと過電圧吸収回
路により制限され、電流制御素子が高速でスイツ
チングする時のサージ電圧を低減することがで
き、信頼性が高く、また効率の良いインバータ装
置が得られるという効果を有する。
第１図は従来のインバータ装置の構成を示す回
路図、第２図は第１図の回路動作を説明するタイ
ムチヤート、第３図は本発明の第１実施例の構成
を示す回路図、第４図は第３図の回路動作を説明
するタイムチヤート、第５，６，７図はそれぞれ
第３図の回路動作を説明するため主要部を取り出
して示す回路図、第８図は本発明の第２実施例の
構成を示す回路図、第９図は本発明の第３実施例
の構成を示す回路図、第１０図は本発明の第４実
施例の構成を示す回路図、第１１図は本発明の第
５実施例の構成を示す回路図、第１２図は過電圧
吸収回路の構成例を示す図である。 １……電源、２，３，２０，２１……電流制御
素子、４，５，２４，２５……ゲートドライブ回
路、６……出力端子、７……負荷、８，９……リ
アクトル、１０〜１３，２２，２３……ダイオー
ド、１８，１９……過電圧吸収回路、なお、図中
同一符号は同一、又は相当部分を示す。
路図、第２図は第１図の回路動作を説明するタイ
ムチヤート、第３図は本発明の第１実施例の構成
を示す回路図、第４図は第３図の回路動作を説明
するタイムチヤート、第５，６，７図はそれぞれ
第３図の回路動作を説明するため主要部を取り出
して示す回路図、第８図は本発明の第２実施例の
構成を示す回路図、第９図は本発明の第３実施例
の構成を示す回路図、第１０図は本発明の第４実
施例の構成を示す回路図、第１１図は本発明の第
５実施例の構成を示す回路図、第１２図は過電圧
吸収回路の構成例を示す図である。 １……電源、２，３，２０，２１……電流制御
素子、４，５，２４，２５……ゲートドライブ回
路、６……出力端子、７……負荷、８，９……リ
アクトル、１０〜１３，２２，２３……ダイオー
ド、１８，１９……過電圧吸収回路、なお、図中
同一符号は同一、又は相当部分を示す。
Claims (1)
- 【特許請求の範囲】 １ 直流電源に直列に接続された２個の電流制御
素子を備え、各電流制御素子を開閉制御してそれ
ら電流制御素子の接続点より負荷に電圧を供給す
るインバータ装置において、直列に接続された２
個のダイオードとリアクトルとが並列接続された
並列体を上記各電流制御素子にそれぞれ直列に接
続すると共に、上記電流制御素子と並列に、並列
体を構成する２個のダイオードの接続点に接続さ
れた過電圧吸収回路とを備えたことを特徴とする
インバータ装置。 ２ 前記過電圧吸収回路が、抵抗とコンデンサの
直列体で成ることを特徴とする特許請求の範囲第
１項に記載のインバータ装置。 ３ 前記リアクトルを磁気的に結合したことを特
徴とする特許請求の範囲第１項ないし第２項の何
れかに記載のインバータ装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58140794A JPS6032572A (ja) | 1983-08-01 | 1983-08-01 | インバ−タ装置 |
| US06/598,779 US4594650A (en) | 1983-04-19 | 1984-04-11 | Inverter device |
| DE19843415011 DE3415011A1 (de) | 1983-04-19 | 1984-04-19 | Invertiereinrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58140794A JPS6032572A (ja) | 1983-08-01 | 1983-08-01 | インバ−タ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6032572A JPS6032572A (ja) | 1985-02-19 |
| JPH0520992B2 true JPH0520992B2 (ja) | 1993-03-23 |
Family
ID=15276890
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58140794A Granted JPS6032572A (ja) | 1983-04-19 | 1983-08-01 | インバ−タ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6032572A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2711315B2 (ja) * | 1987-05-07 | 1998-02-10 | ニシム電子工業株式会社 | スイッチング電源装置 |
| JPH0620773B2 (ja) * | 1987-12-04 | 1994-03-23 | 信越ポリマー株式会社 | 樹脂シートの製造方法 |
| US5204037A (en) * | 1991-01-25 | 1993-04-20 | Idemitsu Petrochemical Co., Ltd. | Process for production of polypropylene sheets or films |
| JPH07148032A (ja) * | 1993-12-01 | 1995-06-13 | Oomu Denki:Kk | ラック |
-
1983
- 1983-08-01 JP JP58140794A patent/JPS6032572A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6032572A (ja) | 1985-02-19 |
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