JPH05210110A - アクティブマトリクス液晶表示装置 - Google Patents
アクティブマトリクス液晶表示装置Info
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- JPH05210110A JPH05210110A JP4060492A JP4060492A JPH05210110A JP H05210110 A JPH05210110 A JP H05210110A JP 4060492 A JP4060492 A JP 4060492A JP 4060492 A JP4060492 A JP 4060492A JP H05210110 A JPH05210110 A JP H05210110A
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- pixels
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Abstract
(57)【要約】
【目的】 各画素１間に遮光部を設けたり不透明配線と
してゲート線３を設けてもこれらを目立ちにくくする。 【構成】 画素１の輪郭を斜線で構成する。 【効果】 遮光部や不透明配線としてのゲート線３が、
水平線や垂直線のみの場合に比して、視覚上目立ちにく
くなる。
してゲート線３を設けてもこれらを目立ちにくくする。 【構成】 画素１の輪郭を斜線で構成する。 【効果】 遮光部や不透明配線としてのゲート線３が、
水平線や垂直線のみの場合に比して、視覚上目立ちにく
くなる。
Description
【０００１】
【産業上の利用分野】本発明は、アクティブマトリクス
液晶表示装置に関するもので、特に各画素の形状及びそ
の配置状態に関する。
液晶表示装置に関するもので、特に各画素の形状及びそ
の配置状態に関する。
【０００２】
【従来の技術】従来、アクティブマトリクス液晶表示装
置における画素及びその配置状態としては、図８及び図
９に示されるようなものが一般的である。
置における画素及びその配置状態としては、図８及び図
９に示されるようなものが一般的である。
【０００３】図８に示されるものにおいては、ほぼ方形
をなすの画素１０１を縦横直列させて等間隔で設けたも
のとなっている。
をなすの画素１０１を縦横直列させて等間隔で設けたも
のとなっている。
【０００４】また、図９に示されるものもほぼ方形の画
素１０１を用いたもので、（ａ）に示されるものにおい
ては、第ｎ行の画素１０１に対して第ｎ＋１行の画素１
０１が横方向に１／２ピッチだけずらせて配置されてお
り、（ｂ）に示されるものにおいては、第ｍ列の画素１
０１に対して第ｍ＋１列の画素１０１が縦方向に１／２
ピッチだけずらせて配置されている。いずれも、いわば
縦横一方向は直列に他方向は千鳥に、各々等間隔で画素
１０１を設けたものとなっている。
素１０１を用いたもので、（ａ）に示されるものにおい
ては、第ｎ行の画素１０１に対して第ｎ＋１行の画素１
０１が横方向に１／２ピッチだけずらせて配置されてお
り、（ｂ）に示されるものにおいては、第ｍ列の画素１
０１に対して第ｍ＋１列の画素１０１が縦方向に１／２
ピッチだけずらせて配置されている。いずれも、いわば
縦横一方向は直列に他方向は千鳥に、各々等間隔で画素
１０１を設けたものとなっている。
【０００５】尚、図８及び図９における１０２と１０３
は夫々信号線とゲート線を示す。
は夫々信号線とゲート線を示す。
【０００６】
【発明が解決しようとする課題】ところで、各画素１０
１間には、コントラストのはっきりした鮮明な画像を得
るために遮光部を設けることが行われる。また、通常、
信号線１０２とゲート線１０３は画素１０１間に形成さ
れ、一般的にゲート線１０３は不透明配線とする場合が
多い。
１間には、コントラストのはっきりした鮮明な画像を得
るために遮光部を設けることが行われる。また、通常、
信号線１０２とゲート線１０３は画素１０１間に形成さ
れ、一般的にゲート線１０３は不透明配線とする場合が
多い。
【０００７】しかしながら、上記従来の画素１０１及び
その配置の場合、各画素１０１間のスペースが、水平線
と垂直線のみから構成された極めて規則的なものである
ため、遮光部や不透明なゲート線１０３をこの各画素１
０１間に沿って形成すると、これらも水平線と垂直線の
みで構成されることになり、表示画面上目に付きやすい
問題がある。
その配置の場合、各画素１０１間のスペースが、水平線
と垂直線のみから構成された極めて規則的なものである
ため、遮光部や不透明なゲート線１０３をこの各画素１
０１間に沿って形成すると、これらも水平線と垂直線の
みで構成されることになり、表示画面上目に付きやすい
問題がある。
【０００８】また、特に図９（ｂ）に示される画素１０
１及びその配置状態として、通常通り横方向にゲート線
１０３を形成すると、１本のゲート線１０３に接続され
ている画素１０１が１行毎に１／２ピッチ分駆動タイミ
ングがずれることになり、その調整のための回路が複雑
になる問題もある。
１及びその配置状態として、通常通り横方向にゲート線
１０３を形成すると、１本のゲート線１０３に接続され
ている画素１０１が１行毎に１／２ピッチ分駆動タイミ
ングがずれることになり、その調整のための回路が複雑
になる問題もある。
【０００９】本発明は、各画素間に遮光部を形成したり
不透明配線としてゲート線を設けてもこれらが目立ちに
くく、しかも上記のような駆動タイミングのずれを生じ
ることがないアクティブマトリクス液晶表示装置とする
ことを目的とする。
不透明配線としてゲート線を設けてもこれらが目立ちに
くく、しかも上記のような駆動タイミングのずれを生じ
ることがないアクティブマトリクス液晶表示装置とする
ことを目的とする。
【００１０】
【課題を解決するための手段】このために本発明で講じ
られた手段を、本発明の一実施例に対応する図１で説明
すると、本発明では、各画素１が斜線を含む輪郭を有し
ているアクティブマトリクス液晶表示装置とするという
手段を講じているものである。
られた手段を、本発明の一実施例に対応する図１で説明
すると、本発明では、各画素１が斜線を含む輪郭を有し
ているアクティブマトリクス液晶表示装置とするという
手段を講じているものである。
【００１１】
【実施例及び作用】図１及び図２は本発明の第１の実施
例を示すもので、図１から明らかなように、本実施例に
おける画素１は、ほぼ菱形状をなすもので、画素１の輪
郭が全て斜線で構成さていると共に、縦横直列に等間隔
で配置されている。また、各画素１間のスペースは、上
記ほぼ菱形状の画素１で挟まれて形成されていることに
よって、全体としては互いに交差する右下がりの斜線状
と左下がりの斜線状に形成されれている。また、この画
素１間のスペースを縦及び横のラインとしてみると、ジ
グザグに三角形を連ねた形状であるともいえる。
例を示すもので、図１から明らかなように、本実施例に
おける画素１は、ほぼ菱形状をなすもので、画素１の輪
郭が全て斜線で構成さていると共に、縦横直列に等間隔
で配置されている。また、各画素１間のスペースは、上
記ほぼ菱形状の画素１で挟まれて形成されていることに
よって、全体としては互いに交差する右下がりの斜線状
と左下がりの斜線状に形成されれている。また、この画
素１間のスペースを縦及び横のラインとしてみると、ジ
グザグに三角形を連ねた形状であるともいえる。
【００１２】図２に示されるように、信号線２及びゲー
ト線３は画素１間のスペースに沿ってジグザグに形成さ
れている。信号線３は縦方向にジグザグに連なる画素１
間のスペースラインを１列のスペースラインとして、１
列おきのスペースラインに沿って形成され、１本の信号
線２に沿ってその両側に千鳥状に存在する画素１が同じ
信号線２に接続されている。また、ゲート線３は横方向
にジグザグに連なる画素１間のスペースラインを１行の
スペースラインとして、各行のスペースラインに沿って
形成され、１本のゲート線３に沿ってその片側に存在す
る画素１が同じゲート線３に接続されている。
ト線３は画素１間のスペースに沿ってジグザグに形成さ
れている。信号線３は縦方向にジグザグに連なる画素１
間のスペースラインを１列のスペースラインとして、１
列おきのスペースラインに沿って形成され、１本の信号
線２に沿ってその両側に千鳥状に存在する画素１が同じ
信号線２に接続されている。また、ゲート線３は横方向
にジグザグに連なる画素１間のスペースラインを１行の
スペースラインとして、各行のスペースラインに沿って
形成され、１本のゲート線３に沿ってその片側に存在す
る画素１が同じゲート線３に接続されている。
【００１３】尚、本発明において画素１とは、画素電極
４と対向電極（図示されていない）によって挟まれた部
分をいい、画素１の輪郭とは、この画素電極４と対向電
極で挟まれた領域の平面外周ラインをいう。また、図２
における５はスイッチング素子である。
４と対向電極（図示されていない）によって挟まれた部
分をいい、画素１の輪郭とは、この画素電極４と対向電
極で挟まれた領域の平面外周ラインをいう。また、図２
における５はスイッチング素子である。
【００１４】上記のように、本実施例における画素１間
のスペースは、全て斜めに構成されているため、このス
ペースに沿って、遮光部や、不透明配線としてゲート線
３を設けても、従来のように垂直線と水平線のみで構成
されたものとなならず、斜線で構成されることになるの
で視覚上目立ちにくい。
のスペースは、全て斜めに構成されているため、このス
ペースに沿って、遮光部や、不透明配線としてゲート線
３を設けても、従来のように垂直線と水平線のみで構成
されたものとなならず、斜線で構成されることになるの
で視覚上目立ちにくい。
【００１５】ところで、本発明において遮光部とは、表
示面に非表示部を構成する部材をいい、特別に別途設け
たものでもよいが、例えば画素１間に不透明なゲート線
３を形成した場合、このゲート線３は遮光部を兼務する
ものとなり、画素１間に不透明な信号線２を形成した場
合、この信号線２は遮光部を兼務するものとなる。
示面に非表示部を構成する部材をいい、特別に別途設け
たものでもよいが、例えば画素１間に不透明なゲート線
３を形成した場合、このゲート線３は遮光部を兼務する
ものとなり、画素１間に不透明な信号線２を形成した場
合、この信号線２は遮光部を兼務するものとなる。
【００１６】一方、１本のゲート線３に接続される画素
１は横方向に直列されているので、１本のゲート線３に
接続されている画素１の駆動に際し、駆動のタイミング
のずれを生じることなく駆動することができる。
１は横方向に直列されているので、１本のゲート線３に
接続されている画素１の駆動に際し、駆動のタイミング
のずれを生じることなく駆動することができる。
【００１７】尚、本実施例では縦方向に信号線２、横方
向にゲート線３を形成しているが、図２の状態を９０度
回転させた状態、即ち縦方向にゲート線３、横方向に信
号線２を形成しても同様である。
向にゲート線３を形成しているが、図２の状態を９０度
回転させた状態、即ち縦方向にゲート線３、横方向に信
号線２を形成しても同様である。
【００１８】図３及び図４は本発明の第２の実施例を示
すもので、ゲート線３を透明配線として横方向に直線状
に設けたものとなっている他は図１及び図２で説明した
ものと同様である。また、各画素１における信号線２と
ゲート線３の接続状態は図４に示される通りである。
すもので、ゲート線３を透明配線として横方向に直線状
に設けたものとなっている他は図１及び図２で説明した
ものと同様である。また、各画素１における信号線２と
ゲート線３の接続状態は図４に示される通りである。
【００１９】このようにすると、図１及び図２で説明し
たものと同様な利益を得ることができることに加え、ゲ
ート線３自体は遮光部としては機能しないが、透明であ
ることから、表示面の開口率を向上させることができ
る。
たものと同様な利益を得ることができることに加え、ゲ
ート線３自体は遮光部としては機能しないが、透明であ
ることから、表示面の開口率を向上させることができ
る。
【００２０】図５は本発明の第３の実施例を示すもの
で、上述の第２の実施例とは逆に、信号線２を透明配線
として縦方向に直線状に設けた他は図１及び図２で説明
したものと同様で、このようにしても図１及び図２で説
明したものと同様の利益を得ることができる。
で、上述の第２の実施例とは逆に、信号線２を透明配線
として縦方向に直線状に設けた他は図１及び図２で説明
したものと同様で、このようにしても図１及び図２で説
明したものと同様の利益を得ることができる。
【００２１】図６は本発明の第４の実施例を示すもの
で、各画素１はほぼ八角形状をなしており、横方向に直
列されていると共に、第ｎ行の画素１に対して第ｎ＋１
行の画素１が１／２ピッチ分だけ横方向にずれた配置と
なっている。従って、縦及び横方向のラインとしてみた
画素１間のスペースは、ジグザグに山形を連ねた形状を
なし、一部に垂直又は水平線部分を有するものの、その
ほとんどが斜線部となっている。
で、各画素１はほぼ八角形状をなしており、横方向に直
列されていると共に、第ｎ行の画素１に対して第ｎ＋１
行の画素１が１／２ピッチ分だけ横方向にずれた配置と
なっている。従って、縦及び横方向のラインとしてみた
画素１間のスペースは、ジグザグに山形を連ねた形状を
なし、一部に垂直又は水平線部分を有するものの、その
ほとんどが斜線部となっている。
【００２２】信号線２及びゲート線３は画素１間のスペ
ースに沿ってジグザグに形成されている。信号線３は縦
方向にジグザグに連なる画素１間のスペースラインを１
列のスペースラインとして、１列おきのスペースライン
に沿って形成され、１本の信号線２に沿ってその両側に
千鳥状に存在する画素１が同じ信号線２に接続されてい
る。また、ゲート線３は横方向にジグザグに連なる画素
１間のスペースラインを１行のスペースラインとして、
各行のスペースラインに沿って形成され、１本のゲート
線３に沿ってその片側に存在する画素１が同じゲート線
３に接続されている。
ースに沿ってジグザグに形成されている。信号線３は縦
方向にジグザグに連なる画素１間のスペースラインを１
列のスペースラインとして、１列おきのスペースライン
に沿って形成され、１本の信号線２に沿ってその両側に
千鳥状に存在する画素１が同じ信号線２に接続されてい
る。また、ゲート線３は横方向にジグザグに連なる画素
１間のスペースラインを１行のスペースラインとして、
各行のスペースラインに沿って形成され、１本のゲート
線３に沿ってその片側に存在する画素１が同じゲート線
３に接続されている。
【００２３】このようにすると、画素１間のスペースの
一部に垂直及び水平線部分が存在はするものの、これが
斜線部分と混在しているので、全体としては図１及び図
２で説明したものと同様の利益を得ることができる。
一部に垂直及び水平線部分が存在はするものの、これが
斜線部分と混在しているので、全体としては図１及び図
２で説明したものと同様の利益を得ることができる。
【００２４】図７は本発明の第５の実施例を示すもの
で、特にカラー表示に対応させたものである。本実施例
においても画素１の形状は図６の第４の実施例と同様で
あるが、１本の信号線２に接続されている画素１が、第
ｎ行の画素１に対して第ｎ＋１行の画素１が１．５ピッ
チ分横方向にずれている点が図６の第４の実施例と相違
している。また、図に示されるＲ，Ｇ，Ｂは、赤、緑、
青の三原色の各フィルターを有する画素１を示すもので
ある。
で、特にカラー表示に対応させたものである。本実施例
においても画素１の形状は図６の第４の実施例と同様で
あるが、１本の信号線２に接続されている画素１が、第
ｎ行の画素１に対して第ｎ＋１行の画素１が１．５ピッ
チ分横方向にずれている点が図６の第４の実施例と相違
している。また、図に示されるＲ，Ｇ，Ｂは、赤、緑、
青の三原色の各フィルターを有する画素１を示すもので
ある。
【００２５】このように、行間で１．５ピッチ分のずれ
を設け、同色の画素１が隣接することをなくして解像度
を向上させる画素配置とした場合においても、図６で説
明した第４の実施例と同様に、図１及び図２で説明した
ものと同様の利益を得ることができる。
を設け、同色の画素１が隣接することをなくして解像度
を向上させる画素配置とした場合においても、図６で説
明した第４の実施例と同様に、図１及び図２で説明した
ものと同様の利益を得ることができる。
【００２６】ところで、上述した各実施例におけるスイ
ッチング素子５としては、ＦＥＴが一般に使用されてお
り、特にその活性層を単結晶材料で構成したＦＥＴが最
も好ましい。また、この単結晶材料の場合、キャリアの
移動度が高く、電気抵抗が低いので、信号線２をＦＥＴ
の活性層と同時に同じ材料で構成することが可能であ
る。そして、信号線２を単結晶材料で構成した場合、信
号線２を遮光部と兼務させることができ、本発明による
目立ちにくい信号線２兼遮光部を、性能の優れたＦＥＴ
と同時に形成できる利益がある。
ッチング素子５としては、ＦＥＴが一般に使用されてお
り、特にその活性層を単結晶材料で構成したＦＥＴが最
も好ましい。また、この単結晶材料の場合、キャリアの
移動度が高く、電気抵抗が低いので、信号線２をＦＥＴ
の活性層と同時に同じ材料で構成することが可能であ
る。そして、信号線２を単結晶材料で構成した場合、信
号線２を遮光部と兼務させることができ、本発明による
目立ちにくい信号線２兼遮光部を、性能の優れたＦＥＴ
と同時に形成できる利益がある。
【００２７】この実施例において、画素数の少ない場合
等、信号線の抵抗が問題にならない場合には、活性層が
非単結晶材料で構成されていることも可能である。この
場合も本発明の効果が有効であることは言うまでもな
い。
等、信号線の抵抗が問題にならない場合には、活性層が
非単結晶材料で構成されていることも可能である。この
場合も本発明の効果が有効であることは言うまでもな
い。
【００２８】特に単結晶シリコンでＦＥＴの活性層及び
信号線２を構成する場合、単結晶シリコンを多孔質化し
た多孔質シリコンの仮基板を用いて単結晶シリコン層を
形成することで容易に行うことができる。
信号線２を構成する場合、単結晶シリコンを多孔質化し
た多孔質シリコンの仮基板を用いて単結晶シリコン層を
形成することで容易に行うことができる。
【００２９】上記多孔質シリコンの仮基板には、透過型
顕微鏡による観察によれば、平均約６００Å程度の孔が
形成されており、その密度は単結晶シリコンに比べると
半分以下になるにも拘らず、その単結晶性は維持されて
おり、多孔質層の上部へ単結晶シリコンをエピタキシャ
ル成長させることも可能である。但し、１０００℃以上
では内部の孔の再配列が起こり、増速エッチングの特性
が損なわれる。このため、シリコン層のエピタキシャル
成長には、分子線エピタキシャル成長法、プラズマＣＶ
Ｄ法、熱ＣＶＤ法、光ＣＶＤ法、バイアス・スパッタ
法、液晶成長法等の低温成長が好適とされる。
顕微鏡による観察によれば、平均約６００Å程度の孔が
形成されており、その密度は単結晶シリコンに比べると
半分以下になるにも拘らず、その単結晶性は維持されて
おり、多孔質層の上部へ単結晶シリコンをエピタキシャ
ル成長させることも可能である。但し、１０００℃以上
では内部の孔の再配列が起こり、増速エッチングの特性
が損なわれる。このため、シリコン層のエピタキシャル
成長には、分子線エピタキシャル成長法、プラズマＣＶ
Ｄ法、熱ＣＶＤ法、光ＣＶＤ法、バイアス・スパッタ
法、液晶成長法等の低温成長が好適とされる。
【００３０】ここで、Ｐ型シリコンを多孔質化した後に
単結晶層をエピタキシャル成長させる方法について説明
する。
単結晶層をエピタキシャル成長させる方法について説明
する。
【００３１】まずシリコン単結晶の仮基板を用意し、こ
れをＨＦ溶液を用いた陽極化成法によって多孔質化す
る。
れをＨＦ溶液を用いた陽極化成法によって多孔質化す
る。
【００３２】単結晶シリコンの密度は２．３３ｇ／ｃｍ
2 であるが、多孔質シリコンの密度はＨＦ溶液の濃度を
２０〜５０％に変化させることで０．６〜１．１ｇ／ｃ
ｍ2に変化させることができる。この多孔質層は、下記
の理由により、Ｐ型シリコン仮基板に形成されやすい。
2 であるが、多孔質シリコンの密度はＨＦ溶液の濃度を
２０〜５０％に変化させることで０．６〜１．１ｇ／ｃ
ｍ2に変化させることができる。この多孔質層は、下記
の理由により、Ｐ型シリコン仮基板に形成されやすい。
【００３３】多孔質シリコンは、１９５６年に半導体の
電解研磨の研究過程で発見された。また、陽極化成にお
けるシリコンの溶解反応の研究から、ＨＦ溶液中のシリ
コンの陽極反応には正孔が必要であり、その反応は次の
ようであることが報告されている。
電解研磨の研究過程で発見された。また、陽極化成にお
けるシリコンの溶解反応の研究から、ＨＦ溶液中のシリ
コンの陽極反応には正孔が必要であり、その反応は次の
ようであることが報告されている。
【００３４】 Ｓｉ＋２ＨＦ＋（２−ｎ）ｅ+ →ＳｉＦ2 ＋２Ｈ+ ＋ｎ
ｅ- ＳｉＦ2 ＋２ＨＦ→ＳｉＦ4 ＋Ｈ2 ＳｉＦ4 ＋２ＨＦ→Ｈ2 ＳｉＦ6 又は、 Ｓｉ＋４ＨＦ＋（４−λ）ｅ+ →ＳｉＦ4 ＋４Ｈ+ ＋λ
ｅ- ＳｉＦ4 ＋２ＨＦ→Ｈ2 ＳｉＦ6 ここでｅ+ 及びｅ- は夫々正孔と電子を表わしている。
また、ｎ及びλは夫々Ｓｉの１原子が溶解するために必
要な正孔の数であり、ｎ＞２又はλ＞４なる条件が満た
された場合に多孔質シリコンが形成されるとしている。
ｅ- ＳｉＦ2 ＋２ＨＦ→ＳｉＦ4 ＋Ｈ2 ＳｉＦ4 ＋２ＨＦ→Ｈ2 ＳｉＦ6 又は、 Ｓｉ＋４ＨＦ＋（４−λ）ｅ+ →ＳｉＦ4 ＋４Ｈ+ ＋λ
ｅ- ＳｉＦ4 ＋２ＨＦ→Ｈ2 ＳｉＦ6 ここでｅ+ 及びｅ- は夫々正孔と電子を表わしている。
また、ｎ及びλは夫々Ｓｉの１原子が溶解するために必
要な正孔の数であり、ｎ＞２又はλ＞４なる条件が満た
された場合に多孔質シリコンが形成されるとしている。
【００３５】以上のことから、正孔の存在するＰ型シリ
コンは多孔質化されやすいといえる。この多孔質化にお
ける選択性は既に実証されている事項である。
コンは多孔質化されやすいといえる。この多孔質化にお
ける選択性は既に実証されている事項である。
【００３６】一方、高濃度Ｎ型シリコンも多孔質化され
得ることが報告されている。従って、Ｐ型、Ｎ型の別に
こだわらずに多孔質化を行うことができる。
得ることが報告されている。従って、Ｐ型、Ｎ型の別に
こだわらずに多孔質化を行うことができる。
【００３７】また、多孔質層は、その内部に多量の空隙
が形成されているために、密度が半分以下に減少する。
その結果、体積に比べて表面積が飛躍的に増大するた
め、その化学エッチング速度は通常の単結晶層のエッチ
ング速度に比べて著しく増速される。
が形成されているために、密度が半分以下に減少する。
その結果、体積に比べて表面積が飛躍的に増大するた
め、その化学エッチング速度は通常の単結晶層のエッチ
ング速度に比べて著しく増速される。
【００３８】単結晶シリコンを陽極化成によって多孔質
化する条件の一例を以下に示す。尚、陽極化成によって
形成する多孔質シリコンの出発材料は、単結晶シリコン
に限定されるものではなく、他の結晶構造のシリコンで
も可能である。
化する条件の一例を以下に示す。尚、陽極化成によって
形成する多孔質シリコンの出発材料は、単結晶シリコン
に限定されるものではなく、他の結晶構造のシリコンで
も可能である。
【００３９】印加電圧： ２．６（Ｖ） 電流密度： ３０（ｍＡ・ｃｍ-2） 陽極化成溶液： ＨＦ：Ｈ2 Ｏ：Ｃ2 Ｈ5 ＯＨ＝１：
１：１ 時間：２．４（時間） 多孔質シリコンの厚み： ３００（μｍ） Ｐｏｒｏｓｉｔｙ： ５６％ このようにして形成した多孔質化シリコンの仮基板の上
にシリコンをエピタキシャル成長させて単結晶シリコン
薄膜を形成する。単結晶シリコン薄膜の厚さは、好まし
くは５０μｍ以下、更に好ましくは２０μｍ以下であ
る。
１：１ 時間：２．４（時間） 多孔質シリコンの厚み： ３００（μｍ） Ｐｏｒｏｓｉｔｙ： ５６％ このようにして形成した多孔質化シリコンの仮基板の上
にシリコンをエピタキシャル成長させて単結晶シリコン
薄膜を形成する。単結晶シリコン薄膜の厚さは、好まし
くは５０μｍ以下、更に好ましくは２０μｍ以下であ
る。
【００４０】次に、上記単結晶シリコンの表面を液晶表
示装置に使用する基板に貼り合わせる。この貼り合わせ
は、単結晶シリコンの表面を酸化させた後行うことが好
ましい。これは、例えば基板としてガラス板を用いた場
合、シリコン活性層の下地界面により発生する界面準位
は上記ガラス界面に比べて酸化膜界面の方が準位を低く
でき、電子デバイスの特性を著しく向上させることがで
きるためである。また、後述する選択エッチングにより
多孔質シリコンの仮基板をエッチング除去した単結晶シ
リコンの薄膜のみを基板に貼り合わせることもできる。
示装置に使用する基板に貼り合わせる。この貼り合わせ
は、単結晶シリコンの表面を酸化させた後行うことが好
ましい。これは、例えば基板としてガラス板を用いた場
合、シリコン活性層の下地界面により発生する界面準位
は上記ガラス界面に比べて酸化膜界面の方が準位を低く
でき、電子デバイスの特性を著しく向上させることがで
きるためである。また、後述する選択エッチングにより
多孔質シリコンの仮基板をエッチング除去した単結晶シ
リコンの薄膜のみを基板に貼り合わせることもできる。
【００４１】貼り合わせは、夫々の表面を洗浄後に室温
で接触させるだけで、ファンデンワールス力によって、
簡単には剥すことができない程に密着させることができ
るが、これを更に２００〜９００℃、好ましくは６００
〜９００℃の温度で窒素雰囲気下で熱処理し、完全に貼
り合わせることが好ましい。
で接触させるだけで、ファンデンワールス力によって、
簡単には剥すことができない程に密着させることができ
るが、これを更に２００〜９００℃、好ましくは６００
〜９００℃の温度で窒素雰囲気下で熱処理し、完全に貼
り合わせることが好ましい。
【００４２】上記貼り合わせた仮基板と基板全体にＳｉ
3 Ｎ4 層をエッチング防止膜として堆積し、多孔質シリ
コンの仮基板表面のＳｉ3 Ｎ4 層のみを除去する。この
Ｓｉ3 Ｎ4 層の代わりにアピゾンワックスを用いてもよ
い。
3 Ｎ4 層をエッチング防止膜として堆積し、多孔質シリ
コンの仮基板表面のＳｉ3 Ｎ4 層のみを除去する。この
Ｓｉ3 Ｎ4 層の代わりにアピゾンワックスを用いてもよ
い。
【００４３】その後、多孔質シリコンの仮基板を全部エ
ッチング等の手段で除去することにより単結晶シリコン
層を有する基板が得られる。
ッチング等の手段で除去することにより単結晶シリコン
層を有する基板が得られる。
【００４４】多孔質シリコンの仮基板のみを無電解湿式
エッチングする選択エッチング法について以下に説明す
る。
エッチングする選択エッチング法について以下に説明す
る。
【００４５】結晶シリコンに対してはエッチング作用を
持たず、多孔質シリコンのみを選択エッチング可能なエ
ッチング液としては、弗酸、フッ化アンモニウム（ＮＨ
4 Ｆ）やフッ化水素（ＨＦ）等のバッファード弗酸、過
酸化水素水を加えた弗酸又はバッファード弗酸の混合
液、アルコールを加えた弗酸又はバッファード弗酸の混
合液、過酸化水素水とアルコールとを加えた弗酸又はバ
ッファード弗酸の混合液が好適に用いられる。これらの
溶液に単結晶シリコン層を形成した仮基板又はこの仮基
板と基板を貼り合わせたものを湿潤させてエッチングを
行う。
持たず、多孔質シリコンのみを選択エッチング可能なエ
ッチング液としては、弗酸、フッ化アンモニウム（ＮＨ
4 Ｆ）やフッ化水素（ＨＦ）等のバッファード弗酸、過
酸化水素水を加えた弗酸又はバッファード弗酸の混合
液、アルコールを加えた弗酸又はバッファード弗酸の混
合液、過酸化水素水とアルコールとを加えた弗酸又はバ
ッファード弗酸の混合液が好適に用いられる。これらの
溶液に単結晶シリコン層を形成した仮基板又はこの仮基
板と基板を貼り合わせたものを湿潤させてエッチングを
行う。
【００４６】エッチング速度は、弗酸、バッファード弗
酸、過酸化水素水の溶液濃度及び温度に依存する。過酸
化水素水を添加することによって、シリコンの酸化を増
速し、反応速度を無添加に比べて増速することができ、
更に過酸化水素水の比率を変えることで、その反応速度
を制御することができる。また、アルコールを添加する
ことにより、エッチングによる反応生成気体の気泡を瞬
時にエッチング表面から撹拌除去でき、均一に効率よく
多孔質シリコンをエッチングすることができる。
酸、過酸化水素水の溶液濃度及び温度に依存する。過酸
化水素水を添加することによって、シリコンの酸化を増
速し、反応速度を無添加に比べて増速することができ、
更に過酸化水素水の比率を変えることで、その反応速度
を制御することができる。また、アルコールを添加する
ことにより、エッチングによる反応生成気体の気泡を瞬
時にエッチング表面から撹拌除去でき、均一に効率よく
多孔質シリコンをエッチングすることができる。
【００４７】バッファード弗酸中のＨＦ濃度は、エッチ
ング液に対して好ましくは１〜９５重量％、より好まし
くは１〜８５重量％、更に好ましくは１〜７０重量％の
範囲で設定される。バッファード弗酸中のＮＨ4 濃度
は、エッチング液に対して好ましくは１〜９５重量％、
より好ましくは５〜９０重量％、更に好ましくは５〜８
０重量％の範囲で設定される。
ング液に対して好ましくは１〜９５重量％、より好まし
くは１〜８５重量％、更に好ましくは１〜７０重量％の
範囲で設定される。バッファード弗酸中のＮＨ4 濃度
は、エッチング液に対して好ましくは１〜９５重量％、
より好ましくは５〜９０重量％、更に好ましくは５〜８
０重量％の範囲で設定される。
【００４８】ＨＦ濃度は、エッチング液に対して好まし
くは１〜９５重量％、より好ましくは５〜９０重量％、
更に好ましくは５〜８０重量％の範囲で設定される。
くは１〜９５重量％、より好ましくは５〜９０重量％、
更に好ましくは５〜８０重量％の範囲で設定される。
【００４９】Ｈ2 Ｏ2 濃度は、エッチング液に対して好
ましくは１〜９５重量％、より好ましくは５〜９０重量
５、更に好ましくは１０〜８０重量％で、上記過酸化水
素水の効果を奏する範囲で設定される。
ましくは１〜９５重量％、より好ましくは５〜９０重量
５、更に好ましくは１０〜８０重量％で、上記過酸化水
素水の効果を奏する範囲で設定される。
【００５０】アルコール濃度は、エッチング液に対して
好ましくは８０重量％以下、より好ましくは６０重量％
以下、更に好ましくは４０重量％以下で、かつ上記アル
コールの効果を奏する範囲で設定される。尚、アルコー
ルとしては、エチルアルコールの他、イソプロピルアル
コール等、製造工程等の実用上差し支えがなく、更に上
記アルコールの添加効果を望むことができるものであれ
ばよい。
好ましくは８０重量％以下、より好ましくは６０重量％
以下、更に好ましくは４０重量％以下で、かつ上記アル
コールの効果を奏する範囲で設定される。尚、アルコー
ルとしては、エチルアルコールの他、イソプロピルアル
コール等、製造工程等の実用上差し支えがなく、更に上
記アルコールの添加効果を望むことができるものであれ
ばよい。
【００５１】温度は、好ましくは０〜１００℃、より好
ましくは５〜８０℃、更に好ましくは５〜６０℃の範囲
で設定される。
ましくは５〜８０℃、更に好ましくは５〜６０℃の範囲
で設定される。
【００５２】このようにして得られた半導体基板は、通
常のシリコンウエハーと同等に、平坦にしかも均一に薄
層化された単結晶シリコンを基板全面に有するものとな
る。従って、この単結晶シリコンを有する基板を用いれ
ば、ＦＥＴの活性層及び信号線２を単結晶シリコンで容
易に同時形成することができる。
常のシリコンウエハーと同等に、平坦にしかも均一に薄
層化された単結晶シリコンを基板全面に有するものとな
る。従って、この単結晶シリコンを有する基板を用いれ
ば、ＦＥＴの活性層及び信号線２を単結晶シリコンで容
易に同時形成することができる。
【００５３】尚、単結晶シリコンを例にして説明した
が、単結晶のガリウム−砒素によってＦＥＴの活性層と
信号線２を同時に形成することもできる。この場合、上
述の手順によって、仮基板上に単結晶シリコン層を形成
した後、この単結晶シリコン層上に単結晶ガリウム−砒
素をエピタキシャル成長させ、単結晶ガリウム−砒素層
を基板に貼り合わせた後、仮基板と単結晶シリコン層を
選択的にエッチング除去すればよい。
が、単結晶のガリウム−砒素によってＦＥＴの活性層と
信号線２を同時に形成することもできる。この場合、上
述の手順によって、仮基板上に単結晶シリコン層を形成
した後、この単結晶シリコン層上に単結晶ガリウム−砒
素をエピタキシャル成長させ、単結晶ガリウム−砒素層
を基板に貼り合わせた後、仮基板と単結晶シリコン層を
選択的にエッチング除去すればよい。
【００５４】
【発明の効果】本発明は、以上説明した通りのものであ
り、不透明配線として信号線やゲート線を設けたり遮光
層を設ける場合に、表示面上これらを目立ちにくくして
良好な画像が得やすくなると共に、同一のゲート線に接
続された画素間の駆動タイミングのずれ等の不都合を生
じないものである。
り、不透明配線として信号線やゲート線を設けたり遮光
層を設ける場合に、表示面上これらを目立ちにくくして
良好な画像が得やすくなると共に、同一のゲート線に接
続された画素間の駆動タイミングのずれ等の不都合を生
じないものである。
【図１】本発明の第１の実施例における画素形状とその
配置の説明図である。
配置の説明図である。
【図２】図１における画素と信号線及びゲート線の接続
状態の説明図である。
状態の説明図である。
【図３】本発明の第２の実施例の説明図である。
【図４】図４における画素と信号線及びゲート線の接続
状態の説明図である。
状態の説明図である。
【図５】本発明の第３の実施例の説明図である。
【図６】本発明の第４の実施例の説明図である。
【図７】本発明の第５の実施例の説明図である。
【図８】従来技術の説明図である。
【図９】従来技術の説明図である。
１ 画素 ２ 信号線 ３ ゲート線 ４ 画素電極 ５ スイッチング素子
Claims (3)
- 【請求項１】 各画素が斜線を含む輪郭を有しているこ
とを特徴とするアクティブマトリクス液晶表示装置。 - 【請求項２】 画素間に形成される遮光部の少なくとも
一部が、画素の有する輪郭の斜線部に沿った斜線状に形
成されていることを特徴とする請求項１のアクティブマ
トリクス液晶表示装置。 - 【請求項３】 各画素のスイッチング素子がＦＥＴで、
その活性層と信号線が同じ晶材料で構成されており、信
号線が遮光部を兼ねていることを特徴とする請求項２の
アクティブマトリクス液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4060492A JPH05210110A (ja) | 1992-01-31 | 1992-01-31 | アクティブマトリクス液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4060492A JPH05210110A (ja) | 1992-01-31 | 1992-01-31 | アクティブマトリクス液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05210110A true JPH05210110A (ja) | 1993-08-20 |
Family
ID=12585122
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4060492A Withdrawn JPH05210110A (ja) | 1992-01-31 | 1992-01-31 | アクティブマトリクス液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05210110A (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002221730A (ja) * | 2001-01-24 | 2002-08-09 | Sony Corp | 液晶表示装置 |
| JP2008304951A (ja) * | 2002-12-27 | 2008-12-18 | Sharp Corp | 表示装置用基板およびこれを有する液晶表示装置 |
| CN100454120C (zh) * | 2004-05-24 | 2009-01-21 | 乐金显示有限公司 | 面内切换型液晶显示器件及其制造方法和阵列基板 |
| US7580102B2 (en) | 2003-03-24 | 2009-08-25 | Samsung Electronics, Co., Ltd. | Liquid crystal display and thin film transistor array panel therefor |
| KR20110042674A (ko) * | 2009-10-19 | 2011-04-27 | 엘지디스플레이 주식회사 | 표시장치 어레이 기판 |
| US8605016B2 (en) | 2002-12-27 | 2013-12-10 | Sharp Kabushiki Kaisha | Display device substrate and liquid crystal display device having the same |
| JP2014067045A (ja) * | 2008-05-11 | 2014-04-17 | Nlt Technologies Ltd | 非矩形状の画素アレイ及び該アレイを備える表示装置 |
| US8958044B2 (en) | 2008-05-11 | 2015-02-17 | Nlt Technologies, Ltd. | Non-rectangular pixel array and display device having same |
| JP2015049454A (ja) * | 2013-09-03 | 2015-03-16 | 三菱電機株式会社 | 液晶表示装置およびアレイ基板 |
| JP2017116688A (ja) * | 2015-12-24 | 2017-06-29 | 株式会社ジャパンディスプレイ | 表示装置 |
| JP2019207432A (ja) * | 2016-10-31 | 2019-12-05 | エルジー ディスプレイ カンパニー リミテッド | 光バルブを備えた液晶表示装置 |
| CN112631029A (zh) * | 2020-07-27 | 2021-04-09 | 友达光电股份有限公司 | 显示装置 |
| US12631923B2 (en) | 2023-10-19 | 2026-05-19 | Shanghai Tianma Micro-electronics Co., Ltd. | Liquid crystal display device |
-
1992
- 1992-01-31 JP JP4060492A patent/JPH05210110A/ja not_active Withdrawn
Cited By (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002221730A (ja) * | 2001-01-24 | 2002-08-09 | Sony Corp | 液晶表示装置 |
| US8605016B2 (en) | 2002-12-27 | 2013-12-10 | Sharp Kabushiki Kaisha | Display device substrate and liquid crystal display device having the same |
| JP2008304951A (ja) * | 2002-12-27 | 2008-12-18 | Sharp Corp | 表示装置用基板およびこれを有する液晶表示装置 |
| US7580102B2 (en) | 2003-03-24 | 2009-08-25 | Samsung Electronics, Co., Ltd. | Liquid crystal display and thin film transistor array panel therefor |
| US8040479B2 (en) | 2003-03-24 | 2011-10-18 | Samsung Electronics Co., Ltd. | Liquid crystal display and thin film transistor array panel therefor |
| CN100454120C (zh) * | 2004-05-24 | 2009-01-21 | 乐金显示有限公司 | 面内切换型液晶显示器件及其制造方法和阵列基板 |
| JP2016139157A (ja) * | 2008-05-11 | 2016-08-04 | Ｎｌｔテクノロジー株式会社 | 非矩形状の画素アレイ及び該アレイを備える表示装置 |
| JP2014067045A (ja) * | 2008-05-11 | 2014-04-17 | Nlt Technologies Ltd | 非矩形状の画素アレイ及び該アレイを備える表示装置 |
| US8958044B2 (en) | 2008-05-11 | 2015-02-17 | Nlt Technologies, Ltd. | Non-rectangular pixel array and display device having same |
| KR20110042674A (ko) * | 2009-10-19 | 2011-04-27 | 엘지디스플레이 주식회사 | 표시장치 어레이 기판 |
| JP2015049454A (ja) * | 2013-09-03 | 2015-03-16 | 三菱電機株式会社 | 液晶表示装置およびアレイ基板 |
| KR20170076556A (ko) * | 2015-12-24 | 2017-07-04 | 가부시키가이샤 재팬 디스프레이 | 표시 장치 |
| US20170186836A1 (en) * | 2015-12-24 | 2017-06-29 | Japan Display Inc. | Display device with durable wiring |
| JP2017116688A (ja) * | 2015-12-24 | 2017-06-29 | 株式会社ジャパンディスプレイ | 表示装置 |
| CN106920821A (zh) * | 2015-12-24 | 2017-07-04 | 株式会社日本显示器 | 显示装置 |
| TWI631702B (zh) * | 2015-12-24 | 2018-08-01 | 日商日本顯示器股份有限公司 | Display device |
| US10115782B2 (en) | 2015-12-24 | 2018-10-30 | Japan Display Inc. | Display device with durable wiring |
| CN106920821B (zh) * | 2015-12-24 | 2020-09-11 | 株式会社日本显示器 | 显示装置 |
| JP2019207432A (ja) * | 2016-10-31 | 2019-12-05 | エルジー ディスプレイ カンパニー リミテッド | 光バルブを備えた液晶表示装置 |
| CN112631029A (zh) * | 2020-07-27 | 2021-04-09 | 友达光电股份有限公司 | 显示装置 |
| CN112631029B (zh) * | 2020-07-27 | 2023-03-21 | 友达光电股份有限公司 | 显示装置 |
| US12631923B2 (en) | 2023-10-19 | 2026-05-19 | Shanghai Tianma Micro-electronics Co., Ltd. | Liquid crystal display device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990408 |