JPH05216065A - 液晶表示装置及びその製造方法 - Google Patents
液晶表示装置及びその製造方法Info
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- JPH05216065A JPH05216065A JP4072292A JP4072292A JPH05216065A JP H05216065 A JPH05216065 A JP H05216065A JP 4072292 A JP4072292 A JP 4072292A JP 4072292 A JP4072292 A JP 4072292A JP H05216065 A JPH05216065 A JP H05216065A
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Abstract
(57)【要約】
【目的】 液晶表示装置について、任意に効果的に容量
を付与する。 【構成】 導電性基層５の上面及び側面共に誘電層１１
を介して導電性表面層７で覆ったキャパシタ４を設け
る。 【効果】 任意に位置にキャパシタ４を設けることがで
き、しかも基層５の上面のみならず側面でも容量増大を
図れる。
を付与する。 【構成】 導電性基層５の上面及び側面共に誘電層１１
を介して導電性表面層７で覆ったキャパシタ４を設け
る。 【効果】 任意に位置にキャパシタ４を設けることがで
き、しかも基層５の上面のみならず側面でも容量増大を
図れる。
Description
【０００１】
【産業上の利用分野】本発明は、ＦＥＴ（電界効果型ト
ランジスタ）を用いた液晶表示装置に関する。更に詳し
くは、当該液晶表示装置における容量の増大に関する。
ランジスタ）を用いた液晶表示装置に関する。更に詳し
くは、当該液晶表示装置における容量の増大に関する。
【０００２】
【従来の技術】ＦＥＴを用いたアクティブマトリクス液
晶表示装置は、選択された画素のＦＥＴをＯＮさせて液
晶を駆動すると共に、ＦＥＴの容量及び液晶の容量を利
用して電荷を蓄積させ、再びデータを書き込むまでこの
電荷で保持することで表示が行われる。従って、ＦＥＴ
及び液晶に十分な電荷を保持させてコントラストのはっ
きりした鮮明な表示画像を得る上では、ＦＥＴ及び液晶
によってもたらされる画素の容量が大きいことが好まし
い。
晶表示装置は、選択された画素のＦＥＴをＯＮさせて液
晶を駆動すると共に、ＦＥＴの容量及び液晶の容量を利
用して電荷を蓄積させ、再びデータを書き込むまでこの
電荷で保持することで表示が行われる。従って、ＦＥＴ
及び液晶に十分な電荷を保持させてコントラストのはっ
きりした鮮明な表示画像を得る上では、ＦＥＴ及び液晶
によってもたらされる画素の容量が大きいことが好まし
い。
【０００３】一方、各画素への画像信号は、内蔵される
データドライバのサンプルホルダによってデータライン
に書き込まれ、選択された画素のＴＦＴがＯＮされた時
に液晶を駆動し、画素に電荷を保持させることになる。
従って、このサンプルホルダの容量が小さい時には液晶
を駆動し画素に必要な電荷を保持させる容量が足りなく
なって鮮明な画像が得にくくなるので、このサンプルホ
ルダーの容量も大きいことが好ましい。
データドライバのサンプルホルダによってデータライン
に書き込まれ、選択された画素のＴＦＴがＯＮされた時
に液晶を駆動し、画素に電荷を保持させることになる。
従って、このサンプルホルダの容量が小さい時には液晶
を駆動し画素に必要な電荷を保持させる容量が足りなく
なって鮮明な画像が得にくくなるので、このサンプルホ
ルダーの容量も大きいことが好ましい。
【０００４】従来、画素の容量は、上述のように、ＦＥ
Ｔ及び液晶によって得ている。また、サンプルホルダー
の容量を増大する手段として、データラインの幅を広く
し、共通電極との間の液晶層によってサンプルホルダー
に容量を作り込むことが提案されている（特開昭６２−
１０５１２２号）。
Ｔ及び液晶によって得ている。また、サンプルホルダー
の容量を増大する手段として、データラインの幅を広く
し、共通電極との間の液晶層によってサンプルホルダー
に容量を作り込むことが提案されている（特開昭６２−
１０５１２２号）。
【０００５】
【発明が解決しようとする課題】しかしながら、一般に
ＦＥＴは、半導体を電極とみなすと、ＭＯＳ構造は金属
電極と半導体を両電極とする平行平板容量を構成してお
り、その容量は二次元的に定まるものである。従って、
ＦＥＴの容量を大きくしようとすると、必然的にＦＥＴ
自体が大型化し、高精細高密度の画像表示装置が得にく
くなる問題がる。また、液晶による容量も、上下の電極
（共通電極と画素電極）で挟まれる領域の面積で定まる
二次元的なものであるため、やはり同様な問題がある。
ＦＥＴは、半導体を電極とみなすと、ＭＯＳ構造は金属
電極と半導体を両電極とする平行平板容量を構成してお
り、その容量は二次元的に定まるものである。従って、
ＦＥＴの容量を大きくしようとすると、必然的にＦＥＴ
自体が大型化し、高精細高密度の画像表示装置が得にく
くなる問題がる。また、液晶による容量も、上下の電極
（共通電極と画素電極）で挟まれる領域の面積で定まる
二次元的なものであるため、やはり同様な問題がある。
【０００６】一方、データラインの幅を広くすることに
よるサンプルホルダの容量増大では、データラインの幅
拡大に制限がるため、さほど有効な容量増大につながら
ない問題がある。
よるサンプルホルダの容量増大では、データラインの幅
拡大に制限がるため、さほど有効な容量増大につながら
ない問題がある。
【０００７】本発明は、このような従来の問題点に鑑み
てなされたもので、液晶表示装置における容量を、任意
に効果的に増大させることができるようにすることを目
的とする。
てなされたもので、液晶表示装置における容量を、任意
に効果的に増大させることができるようにすることを目
的とする。
【０００８】
【課題を解決するための手段】このために請求項１の発
明で講じられた手段を図１及び図２で説明すると、基板
１上に、導電性の基層５の側面及び上面が誘電層１１を
介して導電性の表面層７に覆われたキャパシタ４を有す
る液晶表示装置としているものである。
明で講じられた手段を図１及び図２で説明すると、基板
１上に、導電性の基層５の側面及び上面が誘電層１１を
介して導電性の表面層７に覆われたキャパシタ４を有す
る液晶表示装置としているものである。
【０００９】また、請求項９の発明で講じられた手段を
図３で説明すると、基板１上に設けられた半導体層１３
をエッチングしてＦＥＴ用半導体部１４を形成すると共
にキャパシタ用半導体部１５を形成した後、ＦＥＴ用半
導体部１４とキャパシタ用半導体部１５の周囲に分離層
２３を形成することで、ＦＥＴ２の活性層３を形成し、
その後酸化により絶縁層６とキャパシタ４の基層５及び
誘電層１１を形成し、更に活性層３上面の絶縁層６上に
ゲート８を形成すると共に、このゲート８と同じ材質で
の基層５上面及び側面を誘電層１１上から覆って表面層
７を形成することでＦＥＴ２とキャパシタ４を同時に形
成することとしているものである。
図３で説明すると、基板１上に設けられた半導体層１３
をエッチングしてＦＥＴ用半導体部１４を形成すると共
にキャパシタ用半導体部１５を形成した後、ＦＥＴ用半
導体部１４とキャパシタ用半導体部１５の周囲に分離層
２３を形成することで、ＦＥＴ２の活性層３を形成し、
その後酸化により絶縁層６とキャパシタ４の基層５及び
誘電層１１を形成し、更に活性層３上面の絶縁層６上に
ゲート８を形成すると共に、このゲート８と同じ材質で
の基層５上面及び側面を誘電層１１上から覆って表面層
７を形成することでＦＥＴ２とキャパシタ４を同時に形
成することとしているものである。
【００１０】
【作用】本発明におけるキャパシタ４は、その容量層５
の上面のみならず側面までが容量をもたらす三次元的な
容量増大作用をなすので、小型でも大きく容量を増大さ
せることができる。また、従来の製造工程にエッチング
の工程を加えるだけでキャパシタ４を有するアクティブ
マトリクス液晶表示装置を容易に得ることができるもの
である。
の上面のみならず側面までが容量をもたらす三次元的な
容量増大作用をなすので、小型でも大きく容量を増大さ
せることができる。また、従来の製造工程にエッチング
の工程を加えるだけでキャパシタ４を有するアクティブ
マトリクス液晶表示装置を容易に得ることができるもの
である。
【００１１】
【実施例】図１及び図２は、本発明の第１の実施例を示
す断面図と平面図で、液晶表示装置の各画素毎に設けら
れていて、当該画素の液晶を駆動するＦＥＴ２と、この
ＦＥＴ２の容量を増大させるキャパシタ４とを示すもの
である。
す断面図と平面図で、液晶表示装置の各画素毎に設けら
れていて、当該画素の液晶を駆動するＦＥＴ２と、この
ＦＥＴ２の容量を増大させるキャパシタ４とを示すもの
である。
【００１２】まず、ＦＥＴ２について説明すると、ＦＥ
Ｔ２自体は従来のものと同様なもので、基板１上の半導
体の活性層３と、それを分離する絶縁層２３と、活性層
３上の薄い絶縁層６の上に形成されたゲート８と、ゲー
ト８を挟んで活性層３に夫々接続されたソース９及びド
レイン１０とから構成されている。
Ｔ２自体は従来のものと同様なもので、基板１上の半導
体の活性層３と、それを分離する絶縁層２３と、活性層
３上の薄い絶縁層６の上に形成されたゲート８と、ゲー
ト８を挟んで活性層３に夫々接続されたソース９及びド
レイン１０とから構成されている。
【００１３】一方、上記ＦＥＴ２と同じ基板１上には、
キャパシタ４が形成されている。このキャパシタ４は、
基板１上の導電性の基層５と、この基層５を誘電層１１
を介して覆う導電性の表面層７とから構成されている。
特にこの基層５は、その上面だけでなく側面をもが誘電
層１１を介して表面層７に覆われており、上面と側面の
両者で容量を構成している。
キャパシタ４が形成されている。このキャパシタ４は、
基板１上の導電性の基層５と、この基層５を誘電層１１
を介して覆う導電性の表面層７とから構成されている。
特にこの基層５は、その上面だけでなく側面をもが誘電
層１１を介して表面層７に覆われており、上面と側面の
両者で容量を構成している。
【００１４】特に図２に明示されているように、ＦＥＴ
２のドレイン１０は、キャパシタ４の基層５に接続され
ている。また、キャパシタ４の表面層７は、共通配線１
２によって適宜の電位（通常はグラウンド）を付与でき
るようになっている。尚、ＦＥＴ２とキャパシタ４の接
続、即ち画素へのキャパシタ４の接続は、図に示される
ものとは反対に、ＦＥＴ２のドレイン１０をキャパシタ
４の表面層７に接続し、キャパシタ４の基層５を共通配
線１２に接続することで行ってもよい。
２のドレイン１０は、キャパシタ４の基層５に接続され
ている。また、キャパシタ４の表面層７は、共通配線１
２によって適宜の電位（通常はグラウンド）を付与でき
るようになっている。尚、ＦＥＴ２とキャパシタ４の接
続、即ち画素へのキャパシタ４の接続は、図に示される
ものとは反対に、ＦＥＴ２のドレイン１０をキャパシタ
４の表面層７に接続し、キャパシタ４の基層５を共通配
線１２に接続することで行ってもよい。
【００１５】従って、ＦＥＴ２がＯＮされた時に、電荷
がこのＦＥＴ２と共にキャパシタ４にも保持されること
になり、画素の容量が増大し、コントラストのはっきり
した鮮明な表示画像が得やすくなるものである。
がこのＦＥＴ２と共にキャパシタ４にも保持されること
になり、画素の容量が増大し、コントラストのはっきり
した鮮明な表示画像が得やすくなるものである。
【００１６】上記キャパシタ４は、その基層５、誘電層
１１、表面層７を夫々ＦＥＴ２の活性層３、絶縁層６、
ゲート８と同じ材質で形成することが好ましく、このよ
うにすると、ＦＥＴ２の形成と同時にキャパシタ４を形
成することができる。
１１、表面層７を夫々ＦＥＴ２の活性層３、絶縁層６、
ゲート８と同じ材質で形成することが好ましく、このよ
うにすると、ＦＥＴ２の形成と同時にキャパシタ４を形
成することができる。
【００１７】更にこの形成方法を図３で説明すると、
（ａ）に示されるように、まず基板１上に半導体層１３
を形成する。半導体層１３としては、一般的には単結晶
シリコン、アモルファスシリコン、ポリシリコン、ガリ
ウム−砒素等が使用されるが、単結晶材料が好ましい。
基板１としては、例えばガラス等の絶縁性の材料が使用
される。
（ａ）に示されるように、まず基板１上に半導体層１３
を形成する。半導体層１３としては、一般的には単結晶
シリコン、アモルファスシリコン、ポリシリコン、ガリ
ウム−砒素等が使用されるが、単結晶材料が好ましい。
基板１としては、例えばガラス等の絶縁性の材料が使用
される。
【００１８】次に、（ｂ）に示されるように、この半導
体層１３をエッチングし、ＦＥＴ用半導体部１４とキャ
パシタ用半導体部１５を形成する。ＦＥＴ用半導体部１
４はＦＥＴ２が形成される部分であり、キャパシタ用半
導体部１５はキャパシタ４が形成される部分である。
体層１３をエッチングし、ＦＥＴ用半導体部１４とキャ
パシタ用半導体部１５を形成する。ＦＥＴ用半導体部１
４はＦＥＴ２が形成される部分であり、キャパシタ用半
導体部１５はキャパシタ４が形成される部分である。
【００１９】その後、（ｃ）に示されるように、エッチ
ングによって得たＦＥＴ用半導体部１４とキャパシタ用
半導体部１５の表面を酸化させ、酸化層１６を形成す
る。ＦＥＴ用半導体部１４に形成された酸化層１６はＦ
ＥＴ２の絶縁層６となり、この絶縁層６である酸化層１
６に覆われた部分はＦＥＴ２の活性層３となる。また、
キャパシタ用半導体部１５に形成された酸化層１６は誘
電層１１とな、この誘電層１１である酸化層１６に覆わ
れた部分はキャパシタ４の基層５となるものである。
ングによって得たＦＥＴ用半導体部１４とキャパシタ用
半導体部１５の表面を酸化させ、酸化層１６を形成す
る。ＦＥＴ用半導体部１４に形成された酸化層１６はＦ
ＥＴ２の絶縁層６となり、この絶縁層６である酸化層１
６に覆われた部分はＦＥＴ２の活性層３となる。また、
キャパシタ用半導体部１５に形成された酸化層１６は誘
電層１１とな、この誘電層１１である酸化層１６に覆わ
れた部分はキャパシタ４の基層５となるものである。
【００２０】更に（ｄ）に示されるように、活性層３上
面の絶縁層６上にＦＥＴ２のゲート８を形成する。この
ゲート８としては一般にポリシリコンが使用されるが、
他の導電性材料でもよい。これと同時に、基層５の側面
及び上面を、その表面を覆う誘電層１１上から、ゲート
８と同じ材質で覆い、キャパシタ４の表面層７を形成す
る。
面の絶縁層６上にＦＥＴ２のゲート８を形成する。この
ゲート８としては一般にポリシリコンが使用されるが、
他の導電性材料でもよい。これと同時に、基層５の側面
及び上面を、その表面を覆う誘電層１１上から、ゲート
８と同じ材質で覆い、キャパシタ４の表面層７を形成す
る。
【００２１】ＦＥＴ２の活性層３は勿論のこと、キャパ
シタ４の基層５も単結晶材料で構成されていることが好
ましい。特に単結晶シリコンでＦＥＴ２の活性層２及び
キャパシタ４の基層５を構成する場合、単結晶シリコン
を多孔質化した多孔質シリコンの仮基板を用いて単結晶
シリコン層を形成することで容易に行うことができる。
上記多孔質シリコンの仮基板には、透過型顕微鏡による
観察によれば、平均約６００Å程度の孔が形成されてお
り、その密度は単結晶シリコンに比べると半分以下にな
るにも拘らず、その単結晶性は維持されており、多孔質
層の上部へ単結晶シリコンをエピタキシャル成長させる
ことも可能である。但し、１０００℃以上では内部の孔
の再配列が起こり、増速エッチングの特性が損なわれ
る。このため、シリコン層のエピタキシャル成長には、
分子線エピタキシャル成長法、プラズマＣＶＤ法、熱Ｃ
ＶＤ法、光ＣＶＤ法、バイアス・スパッタ法、液晶成長
法等の低温成長が好適とされる。
シタ４の基層５も単結晶材料で構成されていることが好
ましい。特に単結晶シリコンでＦＥＴ２の活性層２及び
キャパシタ４の基層５を構成する場合、単結晶シリコン
を多孔質化した多孔質シリコンの仮基板を用いて単結晶
シリコン層を形成することで容易に行うことができる。
上記多孔質シリコンの仮基板には、透過型顕微鏡による
観察によれば、平均約６００Å程度の孔が形成されてお
り、その密度は単結晶シリコンに比べると半分以下にな
るにも拘らず、その単結晶性は維持されており、多孔質
層の上部へ単結晶シリコンをエピタキシャル成長させる
ことも可能である。但し、１０００℃以上では内部の孔
の再配列が起こり、増速エッチングの特性が損なわれ
る。このため、シリコン層のエピタキシャル成長には、
分子線エピタキシャル成長法、プラズマＣＶＤ法、熱Ｃ
ＶＤ法、光ＣＶＤ法、バイアス・スパッタ法、液晶成長
法等の低温成長が好適とされる。
【００２２】ここで、Ｐ型シリコンを多孔質化した後に
単結晶層をエピタキシャル成長させる方法について説明
する。
単結晶層をエピタキシャル成長させる方法について説明
する。
【００２３】まずシリコン単結晶の仮基板を用意し、こ
れをＨＦ溶液を用いた陽極化成法によって多孔質化す
る。
れをＨＦ溶液を用いた陽極化成法によって多孔質化す
る。
【００２４】単結晶シリコンの密度は２．３３ｇ／ｃｍ
2 であるが、多孔質シリコンの密度はＨＦ溶液の濃度を
２０〜５０％に変化させることで０．６〜１．１ｇ／ｃ
ｍ2に変化させることができる。この多孔質層は、下記
の理由により、Ｐ型シリコン仮基板に形成されやすい。
2 であるが、多孔質シリコンの密度はＨＦ溶液の濃度を
２０〜５０％に変化させることで０．６〜１．１ｇ／ｃ
ｍ2に変化させることができる。この多孔質層は、下記
の理由により、Ｐ型シリコン仮基板に形成されやすい。
【００２５】多孔質シリコンは、１９５６年に半導体の
電解研磨の研究過程で発見された。また、陽極化成にお
けるシリコンの溶解反応の研究から、ＨＦ溶液中のシリ
コンの陽極反応には正孔が必要であり、その反応は次の
ようであることが報告されている。
電解研磨の研究過程で発見された。また、陽極化成にお
けるシリコンの溶解反応の研究から、ＨＦ溶液中のシリ
コンの陽極反応には正孔が必要であり、その反応は次の
ようであることが報告されている。
【００２６】 Ｓｉ＋２ＨＦ＋（２−ｎ）ｅ+ →ＳｉＦ2 ＋２Ｈ+ ＋ｎｅ- ＳｉＦ2 ＋２ＨＦ→ＳｉＦ4 ＋Ｈ2 ＳｉＦ4 ＋２ＨＦ→Ｈ2 ＳｉＦ6 又は、 Ｓｉ＋４ＨＦ＋（４−λ）ｅ+ →ＳｉＦ4 ＋４Ｈ+ ＋λｅ- ＳｉＦ4 ＋２ＨＦ→Ｈ2 ＳｉＦ6 ここでｅ+ 及びｅ- は夫々正孔と電子を表わしている。
また、ｎ及びλは夫々Ｓｉの１原子が溶解するために必
要な正孔の数であり、ｎ＞２又はλ＞４なる条件が満た
された場合に多孔質シリコンが形成されるとしている。
また、ｎ及びλは夫々Ｓｉの１原子が溶解するために必
要な正孔の数であり、ｎ＞２又はλ＞４なる条件が満た
された場合に多孔質シリコンが形成されるとしている。
【００２７】以上のことから、正孔の存在するＰ型シリ
コンは多孔質化されやすいといえる。この多孔質化にお
ける選択性は既に実証されている事項である。
コンは多孔質化されやすいといえる。この多孔質化にお
ける選択性は既に実証されている事項である。
【００２８】一方、高濃度Ｎ型シリコンも多孔質化され
得ることが報告されている。従って、Ｐ型、Ｎ型の別に
こだわらずに多孔質化を行うことができる。
得ることが報告されている。従って、Ｐ型、Ｎ型の別に
こだわらずに多孔質化を行うことができる。
【００２９】また、多孔質層は、その内部に多量の空隙
が形成されているために、密度が半分以下に減少する。
その結果、体積に比べて表面積が飛躍的に増大するた
め、その化学エッチング速度は通常の単結晶層のエッチ
ング速度に比べて著しく増速される。
が形成されているために、密度が半分以下に減少する。
その結果、体積に比べて表面積が飛躍的に増大するた
め、その化学エッチング速度は通常の単結晶層のエッチ
ング速度に比べて著しく増速される。
【００３０】単結晶シリコンを陽極化成によって多孔質
化する条件の一例を以下に示す。尚、陽極化成によって
形成する多孔質シリコンの出発材料は、単結晶シリコン
に限定されるものではなく、他の結晶構造のシリコンで
も可能である。
化する条件の一例を以下に示す。尚、陽極化成によって
形成する多孔質シリコンの出発材料は、単結晶シリコン
に限定されるものではなく、他の結晶構造のシリコンで
も可能である。
【００３１】印加電圧： ２．６（Ｖ） 電流密度： ３０（ｍＡ・ｃｍ-2） 陽極化成溶液： ＨＦ：Ｈ2 Ｏ：Ｃ2 Ｈ5 ＯＨ＝１：
１：１ 時間：２．４（時間） 多孔質シリコンの厚み： ３００（μｍ） Ｐｏｒｏｓｉｔｙ： ５６％ このようにして形成した多孔質化シリコンの仮基板の上
にシリコンをエピタキシャル成長させて単結晶シリコン
薄膜を形成する。単結晶シリコン薄膜の厚さは、好まし
くは５０μｍ以下、更に好ましくは２０μｍ以下であ
る。
１：１ 時間：２．４（時間） 多孔質シリコンの厚み： ３００（μｍ） Ｐｏｒｏｓｉｔｙ： ５６％ このようにして形成した多孔質化シリコンの仮基板の上
にシリコンをエピタキシャル成長させて単結晶シリコン
薄膜を形成する。単結晶シリコン薄膜の厚さは、好まし
くは５０μｍ以下、更に好ましくは２０μｍ以下であ
る。
【００３２】次に、上記単結晶シリコンの表面を基板に
貼り合わせる。この貼り合わせは、単結晶シリコンの表
面を酸化させた後行うことが好ましい。これは、例えば
基板としてガラス板を用いた場合、シリコン活性層の下
地界面により発生する界面準位は上記ガラス界面に比べ
て酸化膜界面の方が準位を低くでき、電子デバイスの特
性を著しく向上させることができるためである。また、
後述する選択エッチングにより多孔質シリコンの仮基板
をエッチング除去した単結晶シリコンの薄膜のみを基板
に貼り合わせることもできる。
貼り合わせる。この貼り合わせは、単結晶シリコンの表
面を酸化させた後行うことが好ましい。これは、例えば
基板としてガラス板を用いた場合、シリコン活性層の下
地界面により発生する界面準位は上記ガラス界面に比べ
て酸化膜界面の方が準位を低くでき、電子デバイスの特
性を著しく向上させることができるためである。また、
後述する選択エッチングにより多孔質シリコンの仮基板
をエッチング除去した単結晶シリコンの薄膜のみを基板
に貼り合わせることもできる。
【００３３】貼り合わせは、夫々の表面を洗浄後に室温
で接触させるだけで、ファンデンワールス力によって、
簡単には剥すことができない程に密着させることができ
るが、これを更に２００〜９００℃、好ましくは６００
〜９００℃の温度で窒素雰囲気下で熱処理し、完全に貼
り合わせることが好ましい。
で接触させるだけで、ファンデンワールス力によって、
簡単には剥すことができない程に密着させることができ
るが、これを更に２００〜９００℃、好ましくは６００
〜９００℃の温度で窒素雰囲気下で熱処理し、完全に貼
り合わせることが好ましい。
【００３４】上記貼り合わせた仮基板と基板全体にＳｉ
3 Ｎ4 層をエッチング防止膜として堆積し、多孔質シリ
コンの仮基板表面のＳｉ3 Ｎ4 層のみを除去する。この
Ｓｉ3 Ｎ4 層の代わりにアピゾンワックスを用いてもよ
い。
3 Ｎ4 層をエッチング防止膜として堆積し、多孔質シリ
コンの仮基板表面のＳｉ3 Ｎ4 層のみを除去する。この
Ｓｉ3 Ｎ4 層の代わりにアピゾンワックスを用いてもよ
い。
【００３５】その後、多孔質シリコンの仮基板を全部エ
ッチング等の手段で除去することにより単結晶シリコン
層を有する基板が得られる。
ッチング等の手段で除去することにより単結晶シリコン
層を有する基板が得られる。
【００３６】多孔質シリコンの仮基板のみを無電解湿式
エッチングする選択エッチング法について以下に説明す
る。
エッチングする選択エッチング法について以下に説明す
る。
【００３７】結晶シリコンに対してはエッチング作用を
持たず、多孔質シリコンのみを選択エッチング可能なエ
ッチング液としては、弗酸、フッ化アンモニウム（ＮＨ
4 Ｆ）やフッ化水素（ＨＦ）等のバッファード弗酸、過
酸化水素水を加えた弗酸又はバッファード弗酸の混合
液、アルコールを加えた弗酸又はバッファード弗酸の混
合液、過酸化水素水とアルコールとを加えた弗酸又はバ
ッファード弗酸の混合液が好適に用いられる。これらの
溶液に単結晶シリコン層を形成した仮基板又はこの仮基
板と基板を貼り合わせたものを湿潤させてエッチングを
行う。
持たず、多孔質シリコンのみを選択エッチング可能なエ
ッチング液としては、弗酸、フッ化アンモニウム（ＮＨ
4 Ｆ）やフッ化水素（ＨＦ）等のバッファード弗酸、過
酸化水素水を加えた弗酸又はバッファード弗酸の混合
液、アルコールを加えた弗酸又はバッファード弗酸の混
合液、過酸化水素水とアルコールとを加えた弗酸又はバ
ッファード弗酸の混合液が好適に用いられる。これらの
溶液に単結晶シリコン層を形成した仮基板又はこの仮基
板と基板を貼り合わせたものを湿潤させてエッチングを
行う。
【００３８】エッチング速度は、弗酸、バッファード弗
酸、過酸化水素水の溶液濃度及び温度に依存する。過酸
化水素水を添加することによって、シリコンの酸化を増
速し、反応速度を無添加に比べて増速することができ、
更に過酸化水素水の比率を変えることで、その反応速度
を制御することができる。また、アルコールを添加する
ことにより、エッチングによる反応生成気体の気泡を瞬
時にエッチング表面から撹拌除去でき、均一に効率よく
多孔質シリコンをエッチングすることができる。
酸、過酸化水素水の溶液濃度及び温度に依存する。過酸
化水素水を添加することによって、シリコンの酸化を増
速し、反応速度を無添加に比べて増速することができ、
更に過酸化水素水の比率を変えることで、その反応速度
を制御することができる。また、アルコールを添加する
ことにより、エッチングによる反応生成気体の気泡を瞬
時にエッチング表面から撹拌除去でき、均一に効率よく
多孔質シリコンをエッチングすることができる。
【００３９】バッファード弗酸中のＨＦ濃度は、エッチ
ング液に対して好ましくは１〜９５重量％、より好まし
くは１〜８５重量％、更に好ましくは１〜７０重量％の
範囲で設定される。バッファード弗酸中のＮＨ4 濃度
は、エッチング液に対して好ましくは１〜９５重量％、
より好ましくは５〜９０重量％、更に好ましくは５〜８
０重量％の範囲で設定される。
ング液に対して好ましくは１〜９５重量％、より好まし
くは１〜８５重量％、更に好ましくは１〜７０重量％の
範囲で設定される。バッファード弗酸中のＮＨ4 濃度
は、エッチング液に対して好ましくは１〜９５重量％、
より好ましくは５〜９０重量％、更に好ましくは５〜８
０重量％の範囲で設定される。
【００４０】ＨＦ濃度は、エッチング液に対して好まし
くは１〜９５重量％、より好ましくは５〜９０重量％、
更に好ましくは５〜８０重量％の範囲で設定される。
くは１〜９５重量％、より好ましくは５〜９０重量％、
更に好ましくは５〜８０重量％の範囲で設定される。
【００４１】Ｈ2 Ｏ2 濃度は、エッチング液に対して好
ましくは１〜９５重量％、より好ましくは５〜９０重量
５、更に好ましくは１０〜８０重量％で、上記過酸化水
素水の効果を奏する範囲で設定される。
ましくは１〜９５重量％、より好ましくは５〜９０重量
５、更に好ましくは１０〜８０重量％で、上記過酸化水
素水の効果を奏する範囲で設定される。
【００４２】アルコール濃度は、エッチング液に対して
好ましくは８０重量％以下、より好ましくは６０重量％
以下、更に好ましくは４０重量％以下で、かつ上記アル
コールの効果を奏する範囲で設定される。尚、アルコー
ルとしては、エチルアルコールの他、イソプロピルアル
コール等、製造工程等の実用上差し支えがなく、更に上
記アルコールの添加効果を望むことができるものであれ
ばよい。
好ましくは８０重量％以下、より好ましくは６０重量％
以下、更に好ましくは４０重量％以下で、かつ上記アル
コールの効果を奏する範囲で設定される。尚、アルコー
ルとしては、エチルアルコールの他、イソプロピルアル
コール等、製造工程等の実用上差し支えがなく、更に上
記アルコールの添加効果を望むことができるものであれ
ばよい。
【００４３】温度は、好ましくは０〜１００℃、より好
ましくは５〜８０℃、更に好ましくは５〜６０℃の範囲
で設定される。
ましくは５〜８０℃、更に好ましくは５〜６０℃の範囲
で設定される。
【００４４】このようにして得られた半導体基板は、通
常のシリコンウエハーと同等に、平坦にしかも均一に薄
層化された単結晶シリコンを基板全面に有するものとな
る。従って、この単結晶シリコンを有する基板を用い、
前述と同様にしてＦＥＴ及びキャパシタを形成すること
で、単結晶シリコンの活性層を有するＦＥＴと、やはり
単結晶シリコンの基層を有するキャパシタを容易に得る
ことができる。特に後述する実施例のように、キャパシ
タを、データドライバと表示部との間のデータラインに
接続して形成する場合に、このキャパシタを表示部のＦ
ＥＴと同じ基板上に、しかも単結晶シリコンを用いて同
時に形成できる利点がある。
常のシリコンウエハーと同等に、平坦にしかも均一に薄
層化された単結晶シリコンを基板全面に有するものとな
る。従って、この単結晶シリコンを有する基板を用い、
前述と同様にしてＦＥＴ及びキャパシタを形成すること
で、単結晶シリコンの活性層を有するＦＥＴと、やはり
単結晶シリコンの基層を有するキャパシタを容易に得る
ことができる。特に後述する実施例のように、キャパシ
タを、データドライバと表示部との間のデータラインに
接続して形成する場合に、このキャパシタを表示部のＦ
ＥＴと同じ基板上に、しかも単結晶シリコンを用いて同
時に形成できる利点がある。
【００４５】図４は本発明の第２の実施例を示すもの
で、図中１７が画素電極、１８がデータライン、１９が
ゲートラインで、図１及び図２と同じ符号は同じ部材を
示すものである。
で、図中１７が画素電極、１８がデータライン、１９が
ゲートラインで、図１及び図２と同じ符号は同じ部材を
示すものである。
【００４６】本実施例においてキャパシタ４は、画素の
周縁部に配置されており、キャパシタ４の基層５は共通
配線１２に接続され、キャパシタ４の表面層７は画素電
極１７に接続されている。
周縁部に配置されており、キャパシタ４の基層５は共通
配線１２に接続され、キャパシタ４の表面層７は画素電
極１７に接続されている。
【００４７】画素の周縁部にキャパシタ４を有さないア
クティブマトリクス液晶表示装置における画素部分の等
価回路が図５で、図４に示される本実施例の等価回路が
図６である。図５において、Ｃ1 及びＣ3 が画素周辺の
容量であり、Ｃ2 及びＣ4 が画素中心付近の容量で、Ｃ
1 が振られやすいことが分かる。これに対して画素周辺
にキャパシタ４による大きな容量Ｃ0 を形成した本実施
例の場合、Ｃ0 の存在によってＣ1 及びＣ2 共に振られ
にくく、コントラストのはっきりした鮮明な画像が得や
すいことが分かる。
クティブマトリクス液晶表示装置における画素部分の等
価回路が図５で、図４に示される本実施例の等価回路が
図６である。図５において、Ｃ1 及びＣ3 が画素周辺の
容量であり、Ｃ2 及びＣ4 が画素中心付近の容量で、Ｃ
1 が振られやすいことが分かる。これに対して画素周辺
にキャパシタ４による大きな容量Ｃ0 を形成した本実施
例の場合、Ｃ0 の存在によってＣ1 及びＣ2 共に振られ
にくく、コントラストのはっきりした鮮明な画像が得や
すいことが分かる。
【００４８】図７及び図８は本発明の第３の実施例を示
すもので、キャパシタ４の基層５を櫛状に形成すると共
に、その歯の部分を相互に接近させて配置したものとな
っている。このようにすると、誘電層１１で覆われた基
層５相互間のギャップを表面層７で埋め、上面の平坦化
を実現できると共に、高集積化が可能となる。
すもので、キャパシタ４の基層５を櫛状に形成すると共
に、その歯の部分を相互に接近させて配置したものとな
っている。このようにすると、誘電層１１で覆われた基
層５相互間のギャップを表面層７で埋め、上面の平坦化
を実現できると共に、高集積化が可能となる。
【００４９】誘電層１１で覆われた基層５間の間隔は、
表面層７の形成厚さをｄとした場合、上面の平坦化を得
る上で、２ｄ以下であることが好ましい。
表面層７の形成厚さをｄとした場合、上面の平坦化を得
る上で、２ｄ以下であることが好ましい。
【００５０】図９及び図１０は本発明の第４の実施例を
示すもので、基層５と表面層７との間に、基層５側と表
面層７側の夫々に誘電層１１を介在させて導電性の中間
層２０を設けてキャパシタ４としたものとなっており、
基層５と表面層７は接続されて同電位になっている。こ
のようにすると、キャパシタ４の容量を更に増大させる
ことができる。尚、図示されるものでは１層の中間層２
０となっているが、この中間層２０は２層以上とするこ
ともできる。
示すもので、基層５と表面層７との間に、基層５側と表
面層７側の夫々に誘電層１１を介在させて導電性の中間
層２０を設けてキャパシタ４としたものとなっており、
基層５と表面層７は接続されて同電位になっている。こ
のようにすると、キャパシタ４の容量を更に増大させる
ことができる。尚、図示されるものでは１層の中間層２
０となっているが、この中間層２０は２層以上とするこ
ともできる。
【００５１】図１１及び図１２は本発明の第５の実施例
を示すもので、データドライバ２１を内蔵した液晶表示
装置について、キャパシタ４を、データドライバ２１と
表示部２２との間のデータライン１８に接続して形成し
たものとなっている。更に説明すると、本実施例におけ
るキャパシタ４の基層５はデータライン１８に接続され
ており、キャパシタ４の表面層７は共通配線１２に接続
されているものである。
を示すもので、データドライバ２１を内蔵した液晶表示
装置について、キャパシタ４を、データドライバ２１と
表示部２２との間のデータライン１８に接続して形成し
たものとなっている。更に説明すると、本実施例におけ
るキャパシタ４の基層５はデータライン１８に接続され
ており、キャパシタ４の表面層７は共通配線１２に接続
されているものである。
【００５２】このようなキャパシタ４を設けると、デー
タドライバ２１のサンプルホルダー容量が増大される結
果、コントラストのはっきりした鮮明な画像が得やすく
なるものである。
タドライバ２１のサンプルホルダー容量が増大される結
果、コントラストのはっきりした鮮明な画像が得やすく
なるものである。
【００５３】以上の実施例では半導体の層の表面に酸化
膜を作り、その上に導電膜を付けて容量を成している
が、例えばＴａ等の金属を島状に形成してその表面を酸
化するか絶縁膜を付着させ、更に導電膜を形成して容量
を成しても三次元的な効果を期待できる。
膜を作り、その上に導電膜を付けて容量を成している
が、例えばＴａ等の金属を島状に形成してその表面を酸
化するか絶縁膜を付着させ、更に導電膜を形成して容量
を成しても三次元的な効果を期待できる。
【００５４】
【発明の効果】以上説明した通り、本発明によれば、液
晶表示装置における容量を任意に効果的に増大させるこ
とができ、その結果コントラストのはっきりした鮮明な
表示画像が得られるものである。また、この容量得るた
めのキャパシタ４の形成も、従来の液晶表示装置の製造
工程にエッチング工程を加えるだけで行うことができる
ものである。
晶表示装置における容量を任意に効果的に増大させるこ
とができ、その結果コントラストのはっきりした鮮明な
表示画像が得られるものである。また、この容量得るた
めのキャパシタ４の形成も、従来の液晶表示装置の製造
工程にエッチング工程を加えるだけで行うことができる
ものである。
【図１】図２のＡ−Ａ断面図である。
【図２】本発明の第１の実施例を示す平面図である。
【図３】本発明の製造方法の説明図である。
【図４】本発明の第２の実施例を示す平面図である。
【図５】画素周辺部にキャパシタを設けない場合の等価
回路である。
回路である。
【図６】本発明の第２の実施例の等価回路である。
【図７】本発明の第３の実施例の平面図である。
【図８】図６のＢ−Ｂ断面図である。
【図９】本発明の第４の実施例を示す平面図である。
【図１０】図８のＣ−Ｃ断面図である。
【図１１】本発明の第５の実施例を示す平面図である。
【図１２】図１１のキャパシタ付近の拡大図である。
１ 基板 ２ ＦＥＴ ３ 活性層 ４ キャパシタ ５ 基層 ６ 絶縁層 ７ 表面層 ８ ゲート ９ ソース １０ ドレイン １１ 誘電層 １２ 共通配線 １３ 半導体層 １４ ＦＥＴ用半導体部 １５ キャパシタ用半導体部 １６ 酸化層 １７ 画素電極 １８ データライン １９ ゲートライン ２０ 中間層 ２１ データドライバ ２２ 表示部 ２３ ＦＥＴ分離部 ２４ ドレイン配線 ２５ ソース配線
Claims (10)
- 【請求項１】 基板上に、導電性の基層の側面及び上面
が誘電層を介して導電性の表面層に覆われたキャパシタ
を有することを特徴とする液晶表示装置。 - 【請求項２】 キャパシタが画素電極に接続されている
ことによって画素の容量が増大されていることを特徴と
する請求項１の液晶表示装置。 - 【請求項３】 キャパシタが画素の周縁に形成されてい
ることを特徴とする請求項２の液晶表示装置。 - 【請求項４】 キャパシタの基層が櫛状に形成されてい
ることを特徴とする請求項１の液晶表示装置。 - 【請求項５】 キャパシタの基層、誘電層、表面層の材
質が、夫々ＦＥＴの活性層、絶縁層、ゲートの材質と等
しいことを特徴とする液晶表示装置。 - 【請求項６】 キャパシタが、その基層と表面層との間
に、基層側と表面層側の夫々に誘電層を介在させた導電
性の中間層を有することを特徴とする請求項１の液晶表
示装置。 - 【請求項７】 データドライバを内蔵しており、キャパ
シタが、データドライバと表示部との間のデータライン
に接続されて形成されていることで、データドライバの
サンプルホルダー容量が増大されていることを特徴とす
る請求項１、４、５又は６の液晶表示装置。 - 【請求項８】 ＦＥＴの活性層とキャパシタの基層とが
単結晶シリコンで構成されていることを特徴とする請求
項１の液晶表示装置。 - 【請求項９】 基板上に設けられた半導体層をエッチン
グしてＦＥＴ用半導体部を形成すると共にキャパシタ用
半導体部を形成し、更にＦＥＴ部の活性層の分離を行っ
た後、ＦＥＴの活性層上面とキャパシタ用半導体部の周
囲に酸化層を形成することで、ゲート絶縁層とキャパシ
タの基層及び誘電層を形成し、更にゲート絶縁層上にゲ
ートを形成すると共に、このゲートと同じ材質で基層上
面及び側面を誘電層上から覆って表面層を形成すること
を特徴とすることでＦＥＴとキャパシタを同時に形成す
ることを特徴とする液晶表示装置の製造方法。 - 【請求項１０】 多孔質シリコンの仮基板上にシリコン
をエピタキシャル生成させて単結晶シリコン層を形成
し、この単結晶シリコン層側を基板に貼り合わせた後仮
基板をエッチング除去することによって、基板上に単結
晶シリコン層を設け、この単結晶シリコン層からＦＥＴ
用半導体部とキャパシタ用半導体部を形成することを特
徴とする請求項９の液晶表示装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4072292A JPH05216065A (ja) | 1992-01-31 | 1992-01-31 | 液晶表示装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4072292A JPH05216065A (ja) | 1992-01-31 | 1992-01-31 | 液晶表示装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05216065A true JPH05216065A (ja) | 1993-08-27 |
Family
ID=12588496
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4072292A Withdrawn JPH05216065A (ja) | 1992-01-31 | 1992-01-31 | 液晶表示装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05216065A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5729308A (en) * | 1995-02-15 | 1998-03-17 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5047317A (ja) * | 1973-08-17 | 1975-04-26 | ||
| JPH0275316U (ja) * | 1988-11-29 | 1990-06-08 |
-
1992
- 1992-01-31 JP JP4072292A patent/JPH05216065A/ja not_active Withdrawn
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5047317A (ja) * | 1973-08-17 | 1975-04-26 | ||
| JPH0275316U (ja) * | 1988-11-29 | 1990-06-08 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5729308A (en) * | 1995-02-15 | 1998-03-17 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display device |
| US6417896B1 (en) * | 1995-02-15 | 2002-07-09 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display device |
| US6914642B2 (en) * | 1995-02-15 | 2005-07-05 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990408 |