JPH05210992A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH05210992A JPH05210992A JP1551692A JP1551692A JPH05210992A JP H05210992 A JPH05210992 A JP H05210992A JP 1551692 A JP1551692 A JP 1551692A JP 1551692 A JP1551692 A JP 1551692A JP H05210992 A JPH05210992 A JP H05210992A
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- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/24—Bit-line control circuits
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
- G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
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Abstract
(57)【要約】
【目的】ＥＰＲＯＭに関し、スタンバイ状態からアクテ
ィブ状態にされた場合又はアクティブ状態時においてア
ドレス信号が遷移した場合、ビット線が接続されるバス
線を速やかに充電し、高速化を図る。 【構成】スタンバイ状態からアクティブ状態にされた場
合又はアクティブ状態時においてアドレス信号が遷移し
た場合、ＡＴＤ信号によってｎＭＯＳ１６をＯＮ状態と
し、このｎＭＯＳ１６を介してバス線６を１.２［Ｖ］
（ダイオード１８の順方向電圧＋ダイオード１９の順方
向電圧）に充電する。
ィブ状態にされた場合又はアクティブ状態時においてア
ドレス信号が遷移した場合、ビット線が接続されるバス
線を速やかに充電し、高速化を図る。 【構成】スタンバイ状態からアクティブ状態にされた場
合又はアクティブ状態時においてアドレス信号が遷移し
た場合、ＡＴＤ信号によってｎＭＯＳ１６をＯＮ状態と
し、このｎＭＯＳ１６を介してバス線６を１.２［Ｖ］
（ダイオード１８の順方向電圧＋ダイオード１９の順方
向電圧）に充電する。
Description
【０００１】
【産業上の利用分野】本発明は、ＥＰＲＯＭ（Erasable
and Programmable Read Only Memory）や、ＥＥＰＲＯ
Ｍ（Electrically Erasable and Programmable Read On
ly Memory）等、いわゆる不揮発性のメモリ・セル・ト
ランジスタ（以下、単にセル・トランジスタという）を
設けて構成される不揮発性半導体記憶装置に関する。
and Programmable Read Only Memory）や、ＥＥＰＲＯ
Ｍ（Electrically Erasable and Programmable Read On
ly Memory）等、いわゆる不揮発性のメモリ・セル・ト
ランジスタ（以下、単にセル・トランジスタという）を
設けて構成される不揮発性半導体記憶装置に関する。
【０００２】かかる不揮発性半導体記憶装置は、低価格
化が進めば、フロッピーディスクやハードディスク等に
代わって使用される可能性を有しており、期待されてい
る半導体記憶装置の一つである。
化が進めば、フロッピーディスクやハードディスク等に
代わって使用される可能性を有しており、期待されてい
る半導体記憶装置の一つである。
【０００３】この不揮発性半導体記憶装置の低価格化は
微細加工による大容量化を実現することで進めることが
できるが、他方において、コンピュータのＣＰＵは、年
々、高速化されているため、これに使用される不揮発性
半導体記憶装置においても、大容量化と共に、高速化が
要求されている。
微細加工による大容量化を実現することで進めることが
できるが、他方において、コンピュータのＣＰＵは、年
々、高速化されているため、これに使用される不揮発性
半導体記憶装置においても、大容量化と共に、高速化が
要求されている。
【０００４】ここに、不揮発性半導体記憶装置におい
て、大容量化を図るためには、他の半導体記憶装置の場
合と同様に、セル・トランジスタのサイズを小さくしな
ければならず、セル・トランジスタの電流駆動能力は小
さくなる傾向にある。また、大容量化に伴いビット線に
接続されるセル・トランジスタの数は増えていくので、
ビット線は容量が大きくなる傾向にある。
て、大容量化を図るためには、他の半導体記憶装置の場
合と同様に、セル・トランジスタのサイズを小さくしな
ければならず、セル・トランジスタの電流駆動能力は小
さくなる傾向にある。また、大容量化に伴いビット線に
接続されるセル・トランジスタの数は増えていくので、
ビット線は容量が大きくなる傾向にある。
【０００５】即ち、大容量化を図る場合には、容量の大
きいビット線を電流駆動能力の小さいセル・トランジス
タで駆動しなければならず、動作は遅くなる方向にあ
る。ここに、大容量化と高速動作とを実現するために
は、センスアンプ回路に様々な工夫が必要となる。
きいビット線を電流駆動能力の小さいセル・トランジス
タで駆動しなければならず、動作は遅くなる方向にあ
る。ここに、大容量化と高速動作とを実現するために
は、センスアンプ回路に様々な工夫が必要となる。
【０００６】
【従来の技術】従来、不揮発性半導体記憶装置、例え
ば、ＥＰＲＯＭとして、図５にその要部を示すようなも
のが知られている。図中、１はセル・トランジスタ、２
はワード線、Ｘはワード線選択信号、３はビット線、４
はビット線選択用のｎＭＯＳ、Ｙはビット線選択信号で
ある。
ば、ＥＰＲＯＭとして、図５にその要部を示すようなも
のが知られている。図中、１はセル・トランジスタ、２
はワード線、Ｘはワード線選択信号、３はビット線、４
はビット線選択用のｎＭＯＳ、Ｙはビット線選択信号で
ある。
【０００７】また、５はセンスアンプであり、６は複数
のビット線に共通に設けられているバス線、７、８は電
源電圧ＶＣＣ、例えば、５〔Ｖ〕を供給するＶＣＣ電源
線、９、１０はｎＭＯＳ、１１はバス線６の電圧を調整
するための抵抗、１２はバス線６の電圧が振動しないよ
うにするための抵抗、１３は負荷トランジスタであるｐ
ＭＯＳ、１４は出力電圧ＶOUTが出力される出力端子で
あり、バス線６は、ｐＭＯＳ１３によって１〔Ｖ〕に充
電されるように構成されている。
のビット線に共通に設けられているバス線、７、８は電
源電圧ＶＣＣ、例えば、５〔Ｖ〕を供給するＶＣＣ電源
線、９、１０はｎＭＯＳ、１１はバス線６の電圧を調整
するための抵抗、１２はバス線６の電圧が振動しないよ
うにするための抵抗、１３は負荷トランジスタであるｐ
ＭＯＳ、１４は出力電圧ＶOUTが出力される出力端子で
あり、バス線６は、ｐＭＯＳ１３によって１〔Ｖ〕に充
電されるように構成されている。
【０００８】このＥＰＲＯＭでは、読出し時、選択され
たセル・トランジスタに電流が流れる場合、即ち、選択
されたセル・トランジスタが「１」を記憶している場
合、バス線６の電圧が下がり、ｎＭＯＳ９のＯＮ抵抗が
大きくなるので、ノード１５の電圧が上昇して、ｎＭＯ
Ｓ１０がＯＮとなり、ｐＭＯＳ１３に電流が流れ、出力
電圧ＶOUTは下降し、Ｌレベルが出力される。
たセル・トランジスタに電流が流れる場合、即ち、選択
されたセル・トランジスタが「１」を記憶している場
合、バス線６の電圧が下がり、ｎＭＯＳ９のＯＮ抵抗が
大きくなるので、ノード１５の電圧が上昇して、ｎＭＯ
Ｓ１０がＯＮとなり、ｐＭＯＳ１３に電流が流れ、出力
電圧ＶOUTは下降し、Ｌレベルが出力される。
【０００９】これに対して、選択されたセル・トランジ
スタに電流が流れない場合、即ち、選択されたセル・ト
ランジスタが「０」を記憶している場合には、バス線６
の電圧は変動しないので、ｎＭＯＳ１０はＯＦＦのまま
であり、出力電圧ＶOUTは変動せず、Ｈレベルが出力さ
れる。
スタに電流が流れない場合、即ち、選択されたセル・ト
ランジスタが「０」を記憶している場合には、バス線６
の電圧は変動しないので、ｎＭＯＳ１０はＯＦＦのまま
であり、出力電圧ＶOUTは変動せず、Ｈレベルが出力さ
れる。
【００１０】かかるＥＰＲＯＭにおいて、高速化を図る
ためには、スタンバイ状態からアクティブ状態にされた
場合又はアクティブ状態時にアドレス信号が遷移した場
合に、バス線６を速やかに１〔Ｖ〕に充電しなければな
らない。
ためには、スタンバイ状態からアクティブ状態にされた
場合又はアクティブ状態時にアドレス信号が遷移した場
合に、バス線６を速やかに１〔Ｖ〕に充電しなければな
らない。
【００１１】
【発明が解決しようとする課題】しかし、一般に、ＥＰ
ＲＯＭにおいては、ソフトエラー対策のため、ビット線
３の電圧、即ち、バス線６の電圧を１.５［Ｖ］以上に
はできず、この例では、バス線６の電圧が１［Ｖ］に上
昇すると、ノード１５の電圧が下がり、ｎＭＯＳ１０が
カットオフするように回路定数が設定されている。
ＲＯＭにおいては、ソフトエラー対策のため、ビット線
３の電圧、即ち、バス線６の電圧を１.５［Ｖ］以上に
はできず、この例では、バス線６の電圧が１［Ｖ］に上
昇すると、ノード１５の電圧が下がり、ｎＭＯＳ１０が
カットオフするように回路定数が設定されている。
【００１２】このため、図５に示すＥＰＲＯＭにおいて
は、バス線６の充電時、バス線６を１［Ｖ］近くにまで
充電したとき、ｎＭＯＳ１０がカットオフぎみになり、
このｎＭＯＳ１０の電流供給能力が下がってしまうの
で、図６に示すように、バス線６の充電時間が余りに長
くなってしまうという問題点があった。
は、バス線６の充電時、バス線６を１［Ｖ］近くにまで
充電したとき、ｎＭＯＳ１０がカットオフぎみになり、
このｎＭＯＳ１０の電流供給能力が下がってしまうの
で、図６に示すように、バス線６の充電時間が余りに長
くなってしまうという問題点があった。
【００１３】本発明は、かかる点に鑑み、スタンバイ状
態からアクティブ状態にされた場合又はアクティブ状態
時においてアドレス信号が遷移した場合に、ビット線が
接続されるバス線を速やかに充電し、高速化を図ること
ができるようにした不揮発性半導体記憶装置を提供する
ことを目的とする。
態からアクティブ状態にされた場合又はアクティブ状態
時においてアドレス信号が遷移した場合に、ビット線が
接続されるバス線を速やかに充電し、高速化を図ること
ができるようにした不揮発性半導体記憶装置を提供する
ことを目的とする。
【００１４】
【課題を解決するための手段】本発明による不揮発性半
導体記憶装置は、高電圧側の電源電圧を供給する第１の
電源線とセル・トランジスタが接続された複数のビット
線に共通に設けられたバス線との間に、スタンバイ状態
からアクティブ状態にされた場合又はアクティブ状態時
においてアドレス信号が遷移した場合に所定時間、オン
となるように制御される接続スイッチ手段を接続すると
共に、前記バス線と低電圧側の電源電圧を供給する第２
の電源線との間に、一又は直列接続された複数の一方向
性素子を順方向に接続して構成するというものである。
導体記憶装置は、高電圧側の電源電圧を供給する第１の
電源線とセル・トランジスタが接続された複数のビット
線に共通に設けられたバス線との間に、スタンバイ状態
からアクティブ状態にされた場合又はアクティブ状態時
においてアドレス信号が遷移した場合に所定時間、オン
となるように制御される接続スイッチ手段を接続すると
共に、前記バス線と低電圧側の電源電圧を供給する第２
の電源線との間に、一又は直列接続された複数の一方向
性素子を順方向に接続して構成するというものである。
【００１５】
【作用】本発明においては、スタンバイ状態からアクテ
ィブ状態にされた場合又はアクティブ状態時においてア
ドレス信号が遷移した場合、バス線は、第１の電源線と
バス線との間に接続された接続スイッチ手段を介して一
又は直列接続された複数の一方向性素子の順方向電圧で
決定される電圧に速やかに充電される。
ィブ状態にされた場合又はアクティブ状態時においてア
ドレス信号が遷移した場合、バス線は、第１の電源線と
バス線との間に接続された接続スイッチ手段を介して一
又は直列接続された複数の一方向性素子の順方向電圧で
決定される電圧に速やかに充電される。
【００１６】
【実施例】以下、図１〜図４を参照して、本発明の第１
実施例及び第２実施例について、図５に示すＥＰＲＯＭ
を改良した場合を例にして説明する。そこで図１及び図
３において、図５に対応する部分には同一符号を付し、
その重複説明は省略する。
実施例及び第２実施例について、図５に示すＥＰＲＯＭ
を改良した場合を例にして説明する。そこで図１及び図
３において、図５に対応する部分には同一符号を付し、
その重複説明は省略する。
【００１７】第１実施例・・図１、図２ 図１は本発明の第１実施例の要部を示す回路図であり、
図中、１６はｎＭＯＳ、１７はチップを選択するチップ
イネーブル信号がＨレベルからＬレベルにされてチップ
がスタンバイ状態からアクティブ状態にされた場合及び
アクティブ状態時においてアドレス信号が遷移した場合
に所定時間、Ｈレベルとなる、いわゆるＡＴＤ（addres
s transition detector）信号が入力されるＡＴＤ信号
入力端子、１８、１９は順方向電圧を０.６〔Ｖ〕とす
るダイオードである。
図中、１６はｎＭＯＳ、１７はチップを選択するチップ
イネーブル信号がＨレベルからＬレベルにされてチップ
がスタンバイ状態からアクティブ状態にされた場合及び
アクティブ状態時においてアドレス信号が遷移した場合
に所定時間、Ｈレベルとなる、いわゆるＡＴＤ（addres
s transition detector）信号が入力されるＡＴＤ信号
入力端子、１８、１９は順方向電圧を０.６〔Ｖ〕とす
るダイオードである。
【００１８】即ち、この第１実施例は、図５に示すｎＭ
ＯＳ９、１０及び抵抗１１、１２を削除し、この代わり
に、ＶＣＣ電源線７とバス線６との間にＡＴＤ信号によ
ってＯＮ、ＯＦＦが制御されるｎＭＯＳ１６を接続する
と共に、バス線６と接地との間に、ダイオード１８、１
９を順方向に直列に接続し、その他については、図５に
示す従来のＥＰＲＯＭと同様に構成したものである。
ＯＳ９、１０及び抵抗１１、１２を削除し、この代わり
に、ＶＣＣ電源線７とバス線６との間にＡＴＤ信号によ
ってＯＮ、ＯＦＦが制御されるｎＭＯＳ１６を接続する
と共に、バス線６と接地との間に、ダイオード１８、１
９を順方向に直列に接続し、その他については、図５に
示す従来のＥＰＲＯＭと同様に構成したものである。
【００１９】この第１実施例においては、チップイネー
ブル信号がＨレベルからＬレベルにされてチップがスタ
ンバイ状態からアクティブ状態にされた場合、ＡＴＤ信
号がＨレベルとなり、ｎＭＯＳ１６がＯＮ状態となっ
て、バス線６はダイオード１８の順方向電圧０.６
〔Ｖ〕とダイオード１９の順方向電圧０.６〔Ｖ〕との
合計値である１.２〔Ｖ〕に速やかに充電された後、Ａ
ＴＤ信号はＬレベルとなり、ｎＭＯＳ１６はＯＦＦ状態
とされる。
ブル信号がＨレベルからＬレベルにされてチップがスタ
ンバイ状態からアクティブ状態にされた場合、ＡＴＤ信
号がＨレベルとなり、ｎＭＯＳ１６がＯＮ状態となっ
て、バス線６はダイオード１８の順方向電圧０.６
〔Ｖ〕とダイオード１９の順方向電圧０.６〔Ｖ〕との
合計値である１.２〔Ｖ〕に速やかに充電された後、Ａ
ＴＤ信号はＬレベルとなり、ｎＭＯＳ１６はＯＦＦ状態
とされる。
【００２０】その後、セル・トランジスタの選択が行わ
れるが、選択されたセル・トランジスタに電流が流れる
場合、即ち、選択されたセル・トランジスタが「１」を
記憶している場合には、ｐＭＯＳ１３に電流が流れ、出
力電圧ＶOUTは下降し、Ｌレベルが出力される。この場
合、バス線６の電圧も下降する。
れるが、選択されたセル・トランジスタに電流が流れる
場合、即ち、選択されたセル・トランジスタが「１」を
記憶している場合には、ｐＭＯＳ１３に電流が流れ、出
力電圧ＶOUTは下降し、Ｌレベルが出力される。この場
合、バス線６の電圧も下降する。
【００２１】これに対して、選択されたセル・トランジ
スタに電流が流れない場合、即ち、選択されたセル・ト
ランジスタが「０」を記憶している場合には、ｐＭＯＳ
１３に電流は流れず、Ｈレベルが出力される。この場
合、バス線６の電圧は変化しない。
スタに電流が流れない場合、即ち、選択されたセル・ト
ランジスタが「０」を記憶している場合には、ｐＭＯＳ
１３に電流は流れず、Ｈレベルが出力される。この場
合、バス線６の電圧は変化しない。
【００２２】ここに、選択されたセル・トランジスタに
電流が流れた場合において、その後、アドレス信号が遷
移すると、再びＡＴＤ信号がＨレベルとなり、ｎＭＯＳ
１６がＯＮ状態となって、バス線６は１.２〔Ｖ〕に速
やかに充電される。
電流が流れた場合において、その後、アドレス信号が遷
移すると、再びＡＴＤ信号がＨレベルとなり、ｎＭＯＳ
１６がＯＮ状態となって、バス線６は１.２〔Ｖ〕に速
やかに充電される。
【００２３】このように、この第１実施例においては、
スタンバイ状態からアクティブ状態にされた場合又はア
クティブ状態時においてアドレス信号が遷移した場合
に、ＡＴＤ信号によってｎＭＯＳ１６をＯＮ状態とし、
このｎＭＯＳ１６を介してバス線６を充電するようにし
ているので、図２に実線２０で示すようにバス線６の充
電時間を短くし、高速化を図ることができる。なお、図
２において、破線２１は図５に示す従来のＥＰＲＯＭの
場合を示している。
スタンバイ状態からアクティブ状態にされた場合又はア
クティブ状態時においてアドレス信号が遷移した場合
に、ＡＴＤ信号によってｎＭＯＳ１６をＯＮ状態とし、
このｎＭＯＳ１６を介してバス線６を充電するようにし
ているので、図２に実線２０で示すようにバス線６の充
電時間を短くし、高速化を図ることができる。なお、図
２において、破線２１は図５に示す従来のＥＰＲＯＭの
場合を示している。
【００２４】第２実施例・・図３、図４ 図３は本発明の第２実施例の要部を示す回路図である。
この第２実施例においては、図１に示す負荷用のｐＭＯ
Ｓ１３は設けられておらず、バス線６は、転送ゲートを
なすｎＭＯＳ２２を介して出力データＤOUTを出力する
出力端子２３及びフリップフロップ２４の一方の入出力
端２５に接続されている。なお、ＴＧは転送ゲート制御
信号である。
この第２実施例においては、図１に示す負荷用のｐＭＯ
Ｓ１３は設けられておらず、バス線６は、転送ゲートを
なすｎＭＯＳ２２を介して出力データＤOUTを出力する
出力端子２３及びフリップフロップ２４の一方の入出力
端２５に接続されている。なお、ＴＧは転送ゲート制御
信号である。
【００２５】ここに、フリップフロップ２４において、
２６はＶＣＣ電源線、２７、２８は駆動用のトランジス
タをなすｎＭＯＳ、２９、３０は負荷用のトランジスタ
をなすｐＭＯＳ、３１はフリップフロップ２４の活性、
非活性を制御するｐＭＯＳ、３２はフリップフロップ活
性化信号ＦＡが入力されるフリップフロップ活性化信号
入力端子である。
２６はＶＣＣ電源線、２７、２８は駆動用のトランジス
タをなすｎＭＯＳ、２９、３０は負荷用のトランジスタ
をなすｐＭＯＳ、３１はフリップフロップ２４の活性、
非活性を制御するｐＭＯＳ、３２はフリップフロップ活
性化信号ＦＡが入力されるフリップフロップ活性化信号
入力端子である。
【００２６】また、３３はリファレンス回路であり、３
４〜３６はＶＣＣ電源線、３７は常に選択状態とされた
セル・トランジスタ、３８はビット線、３９は常に選択
状態とされたビット線選択用のｎＭＯＳ、４０はバス線
である。
４〜３６はＶＣＣ電源線、３７は常に選択状態とされた
セル・トランジスタ、３８はビット線、３９は常に選択
状態とされたビット線選択用のｎＭＯＳ、４０はバス線
である。
【００２７】また、４１はバス線４０を充電するための
ｎＭＯＳ、４２はＡＴＤ信号入力端子、４３、４４はバ
ス線４０の充電電圧を決めるダイオード、４５は転送ゲ
ートをなすｎＭＯＳ、４６は出力データＤOUTと反転関
係にある出力データＤOUTバーを出力する出力端子であ
る。
ｎＭＯＳ、４２はＡＴＤ信号入力端子、４３、４４はバ
ス線４０の充電電圧を決めるダイオード、４５は転送ゲ
ートをなすｎＭＯＳ、４６は出力データＤOUTと反転関
係にある出力データＤOUTバーを出力する出力端子であ
る。
【００２８】ここに、図４は、この第２実施例の動作を
示す波形図であり、選択されたセル・トランジスタに電
流が流れる場合を例にし、フリップフロップ活性化信号
ＦＡ、転送ゲート制御信号ＴＧ、ＡＴＤ信号、バス線６
の電圧、バス線４０の電圧、出力データＤOUT、ＤOUTバ
ーを示している。
示す波形図であり、選択されたセル・トランジスタに電
流が流れる場合を例にし、フリップフロップ活性化信号
ＦＡ、転送ゲート制御信号ＴＧ、ＡＴＤ信号、バス線６
の電圧、バス線４０の電圧、出力データＤOUT、ＤOUTバ
ーを示している。
【００２９】この第２実施例においても、第１実施例の
場合と同様に、スタンバイ状態からアクティブ状態にさ
れた場合又はアクティブ状態時においてアドレス信号が
遷移した場合に、ＡＴＤ信号によりｎＭＯＳ１６をＯＮ
状態とし、このｎＭＯＳ１６を介してバス線６を充電す
るようにしているので、バス線６の充電時間を短くし、
高速化を図ることができる。
場合と同様に、スタンバイ状態からアクティブ状態にさ
れた場合又はアクティブ状態時においてアドレス信号が
遷移した場合に、ＡＴＤ信号によりｎＭＯＳ１６をＯＮ
状態とし、このｎＭＯＳ１６を介してバス線６を充電す
るようにしているので、バス線６の充電時間を短くし、
高速化を図ることができる。
【００３０】なお、上述の実施例においては、本発明を
ＥＰＲＯＭに適用した場合について述べたが、本発明
は、その他、ＥＥＰＲＯＭにも適用することができるも
のである。
ＥＰＲＯＭに適用した場合について述べたが、本発明
は、その他、ＥＥＰＲＯＭにも適用することができるも
のである。
【００３１】
【発明の効果】本発明によれば、チップがスタンバイ状
態からアクティブ状態にされた場合又はアクティブ状態
時においてアドレス信号が遷移した場合、バス線は、第
１の電源線とバス線との間に接続された接続スイッチ手
段を介して一又は直列接続された複数の一方向性素子の
順方向電圧で決定される電圧に速やかに充電することが
できるので、高速化を図ることができる。
態からアクティブ状態にされた場合又はアクティブ状態
時においてアドレス信号が遷移した場合、バス線は、第
１の電源線とバス線との間に接続された接続スイッチ手
段を介して一又は直列接続された複数の一方向性素子の
順方向電圧で決定される電圧に速やかに充電することが
できるので、高速化を図ることができる。
【図１】本発明の第１実施例の要部を示す回路図であ
る。
る。
【図２】本発明の第１実施例においてバス線が充電され
る様子を示す図である。
る様子を示す図である。
【図３】本発明の第２実施例の要部を示す回路図であ
る。
る。
【図４】本発明の第２実施例の動作を示す波形図であ
る。
る。
【図５】従来のＥＰＲＯＭの一例の要部を示す回路図で
ある。
ある。
【図６】図５に示すＥＰＲＯＭにおいてバス線が充電さ
れる様子を示す図である。
れる様子を示す図である。
１ セル・トランジスタ ２ ワード線 ３ ビット線 ４ ビット線選択用のｎＭＯＳ ６ バス線
Claims (2)
- 【請求項１】高電圧側の電源電圧を供給する第１の電源
線とセル・トランジスタが接続された複数のビット線に
共通に設けられたバス線との間に、スタンバイ状態から
アクティブ状態にされた場合又はアクティブ状態時にお
いてアドレス信号が遷移した場合に所定時間、オンとな
るように制御される接続スイッチ手段を接続すると共
に、前記バス線と低電圧側の電源電圧を供給する第２の
電源線との間に、一又は直列接続された複数の一方向性
素子を順方向に接続して構成されていることを特徴とす
る不揮発性半導体記憶装置。 - 【請求項２】前記第１の電源線と前記バス線との間に負
荷トランジスタからなるセンスアンプを設けて構成され
ていることを特徴とする請求項１記載の不揮発性半導体
記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1551692A JPH05210992A (ja) | 1992-01-30 | 1992-01-30 | 不揮発性半導体記憶装置 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1551692A JPH05210992A (ja) | 1992-01-30 | 1992-01-30 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05210992A true JPH05210992A (ja) | 1993-08-20 |
Family
ID=11890986
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1551692A Withdrawn JPH05210992A (ja) | 1992-01-30 | 1992-01-30 | 不揮発性半導体記憶装置 |
Country Status (3)
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Also Published As
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