JPH0795536B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0795536B2 JPH0795536B2 JP61309633A JP30963386A JPH0795536B2 JP H0795536 B2 JPH0795536 B2 JP H0795536B2 JP 61309633 A JP61309633 A JP 61309633A JP 30963386 A JP30963386 A JP 30963386A JP H0795536 B2 JPH0795536 B2 JP H0795536B2
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- conductivity type
- concentration
- heat treatment
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置の製造方法に関し、特にCMOS LSI
の特有の現象であるラッチアップの防止と、製造プロセ
スにおけるPR工程の簡略化をはかった半導体装置の製造
方法に関する。
の特有の現象であるラッチアップの防止と、製造プロセ
スにおけるPR工程の簡略化をはかった半導体装置の製造
方法に関する。
従来、CMOS LSIのウェル形成は、単一のイオン注入と活
性化熱処理で行なっており、ウェル内部の不純物濃度
は、基板表面付近が最も高く、第２図の従来例のウェル
の不純物分布に示す様に、基板表面から深い所ほど濃度
が低下するものとなっている。
性化熱処理で行なっており、ウェル内部の不純物濃度
は、基板表面付近が最も高く、第２図の従来例のウェル
の不純物分布に示す様に、基板表面から深い所ほど濃度
が低下するものとなっている。
〔発明が解決しようとする問題点〕 上述した従来のウェル形成法により形成されたウェル内
部の不純物分布は、基板表面より深くなるに従い、濃度
が単調に減少するような分布となっている為、ウェル内
部を十分に低抵抗とする為に、不純物濃度を高くすると
ウェル領域内のトランジスタのスレッシュホールド電圧
を引き上げる欠点があり、また不純物を深く拡散させる
ことにより低抵抗化しようとすると、横方向の拡散によ
り、広いチャネル分離領域を必要とする為に高集積化に
対して不利である。以上のような理由から、従来の構造
によるウェルでは十分な低抵抗化ができず、CMOS構造に
寄生するバイポーラトランジスタは、基板抵抗により大
きな電流増幅率を持ち、寄生バイポーラトランジスタに
より構成されるサイリスタを動作させやすいという欠点
がある。
部の不純物分布は、基板表面より深くなるに従い、濃度
が単調に減少するような分布となっている為、ウェル内
部を十分に低抵抗とする為に、不純物濃度を高くすると
ウェル領域内のトランジスタのスレッシュホールド電圧
を引き上げる欠点があり、また不純物を深く拡散させる
ことにより低抵抗化しようとすると、横方向の拡散によ
り、広いチャネル分離領域を必要とする為に高集積化に
対して不利である。以上のような理由から、従来の構造
によるウェルでは十分な低抵抗化ができず、CMOS構造に
寄生するバイポーラトランジスタは、基板抵抗により大
きな電流増幅率を持ち、寄生バイポーラトランジスタに
より構成されるサイリスタを動作させやすいという欠点
がある。
本発明の目的は、ウェル表面付近の不純物を打ち消し
て、ウェル領域内のトランジスタのスレッシュホールド
電圧は従来のままで、ウェル内部は高不純物濃度により
低抵抗にすることができ、またウェル領域の外に配置す
るトランジスタのパンチスルー防止の為のイオン注入に
必要なPR工程を省略できる半導体装置の製造方法を提供
することにある。
て、ウェル領域内のトランジスタのスレッシュホールド
電圧は従来のままで、ウェル内部は高不純物濃度により
低抵抗にすることができ、またウェル領域の外に配置す
るトランジスタのパンチスルー防止の為のイオン注入に
必要なPR工程を省略できる半導体装置の製造方法を提供
することにある。
本発明の特徴は、半導体基板に不純物マスクを介して一
導電型の高濃度の不純物イオンを注入する工程と、第１
の活性化熱処理を行い一導電型の高濃度ウェルを形成す
る工程と、該一導電型の高濃度ウェルの表面付近に逆導
電型の不純物イオンを注入する工程と、第２の活性化熱
処理を行う工程とを有し、これにより内部より表面付近
が低濃度の一導電型不純物分布を有してトランジスタを
そこに形成する一導電型ウエルを得る半導体装置の製造
方法にある。
導電型の高濃度の不純物イオンを注入する工程と、第１
の活性化熱処理を行い一導電型の高濃度ウェルを形成す
る工程と、該一導電型の高濃度ウェルの表面付近に逆導
電型の不純物イオンを注入する工程と、第２の活性化熱
処理を行う工程とを有し、これにより内部より表面付近
が低濃度の一導電型不純物分布を有してトランジスタを
そこに形成する一導電型ウエルを得る半導体装置の製造
方法にある。
また、一導電型の高濃度ウェルの表面付近に逆導電型の
不純物イオンを注入する工程と第２の活性化熱処理を行
う工程との間に半導体基板全面にウェル形成後にウェル
領域の外に配置するトランジスタのパンチスルーを防止
する等のためのイオン注入を行うことによりこの注入に
従来必要であったPR工程を省略できる半導体装置の製造
方法が得られる。
不純物イオンを注入する工程と第２の活性化熱処理を行
う工程との間に半導体基板全面にウェル形成後にウェル
領域の外に配置するトランジスタのパンチスルーを防止
する等のためのイオン注入を行うことによりこの注入に
従来必要であったPR工程を省略できる半導体装置の製造
方法が得られる。
次に、本発明の実施例について、図面を参照して説明す
る。
る。
第１図（ａ）〜（ｅ）は本発明の一実施例を説明するた
めに工程順に示した素子の断面図である。
めに工程順に示した素子の断面図である。
先ず、第１図（ａ）に示すように、ウェル形成前酸化を
行なった後、PR工程によりウェル形成のためのホトレジ
スト膜３のパターンを形成する。そしてリン（P+）イオ
ンをエネルギー150keV、ドーズ量5.0×1013atm/cm2で注
入する。
行なった後、PR工程によりウェル形成のためのホトレジ
スト膜３のパターンを形成する。そしてリン（P+）イオ
ンをエネルギー150keV、ドーズ量5.0×1013atm/cm2で注
入する。
次に、第１図（ｂ）に示すように、注入したリン（P+）
を活性化し、高濃度のＮウェル４を形成するため、1200
℃の熱処理を窒素雰囲気で120分行なう。
を活性化し、高濃度のＮウェル４を形成するため、1200
℃の熱処理を窒素雰囲気で120分行なう。
次に、第１図（ｃ）に示すように上記高濃度のＮウェル
４に対してホウ素（B+）をエネルギー100keV、ドーズ量
2.2×1013atm/cm2でＮウェル領域にカウンターイオン注
入する。
４に対してホウ素（B+）をエネルギー100keV、ドーズ量
2.2×1013atm/cm2でＮウェル領域にカウンターイオン注
入する。
次に、第１図（ｄ）に示すように、Ｎチャネル側のパン
チスルー防止の為にホウ素（B+）をエネルギー150keV、
ドーズ量4.0×1011atm/cm2でウェハー全面にイオン注入
する。
チスルー防止の為にホウ素（B+）をエネルギー150keV、
ドーズ量4.0×1011atm/cm2でウェハー全面にイオン注入
する。
次に、第１図（ｅ）に示すように上記第１図（ｃ），第
１図（ｄ）でイオン注入を行なったホウ素を活性化させ
る為第２の熱処理を1200℃、窒素雰囲気中で30分行な
う。これにより表面付近の低濃度Ｎウェル６と低抵抗
（シート抵抗ρs300Ω／□）の高濃度Ｎウェル７より
なるＮウェルを得ることができるとともに、Ｎチャネル
側のパンチスルー防止等用イオン注入を行なう時点で必
要となるPR工程を省略できる。またここで得られるＮウ
ェルの接合の深さは約５μｍである。
１図（ｄ）でイオン注入を行なったホウ素を活性化させ
る為第２の熱処理を1200℃、窒素雰囲気中で30分行な
う。これにより表面付近の低濃度Ｎウェル６と低抵抗
（シート抵抗ρs300Ω／□）の高濃度Ｎウェル７より
なるＮウェルを得ることができるとともに、Ｎチャネル
側のパンチスルー防止等用イオン注入を行なう時点で必
要となるPR工程を省略できる。またここで得られるＮウ
ェルの接合の深さは約５μｍである。
以上、実施例の１つを述べたが、他にも、Ｎウェルの抵
抗値は、Ｎウェルのイオン注入とそのカウンターイオン
注入でコントロール可能であり、Ｎウェルの接合の深さ
は、熱処理の温度と時間によりコントロールすることが
できる。
抗値は、Ｎウェルのイオン注入とそのカウンターイオン
注入でコントロール可能であり、Ｎウェルの接合の深さ
は、熱処理の温度と時間によりコントロールすることが
できる。
なお、第２図は第１図（ｅ）におけるＡ−Ａ′線上の不
純物濃度分布を従来のものと比較した図である。
純物濃度分布を従来のものと比較した図である。
以上説明したように本発明は、高濃度のウェルイオン注
入と第１の熱処理と、カウンターイオン注入と第２の熱
処理をすることにより、ウェル表面付近の不純物を打ち
消して、ウェル領域内のトランジスタのスレッシュホー
ルド電圧は従来のままでウェル内部は高不純物濃度によ
り低抵抗にすることができる。ウェル抵抗の低減はCMOS
構造に寄与するバイポーラトランジスタの電流増幅率を
低減できるため、寄生バイポーラトランジスタにより構
成されるサイリスタをほとんど動作しないようにするこ
とができ、ラッチアップ防止に非常に効果がある。
入と第１の熱処理と、カウンターイオン注入と第２の熱
処理をすることにより、ウェル表面付近の不純物を打ち
消して、ウェル領域内のトランジスタのスレッシュホー
ルド電圧は従来のままでウェル内部は高不純物濃度によ
り低抵抗にすることができる。ウェル抵抗の低減はCMOS
構造に寄与するバイポーラトランジスタの電流増幅率を
低減できるため、寄生バイポーラトランジスタにより構
成されるサイリスタをほとんど動作しないようにするこ
とができ、ラッチアップ防止に非常に効果がある。
また、ウェル領域の外に配置するトランジスタのパンチ
スルー防止の為のイオン注入をカウンターイオン注入と
第２の熱処理を行う間でウェーハ全面にそのイオン注入
することでPR工程を省略できるという効果が得られる。
スルー防止の為のイオン注入をカウンターイオン注入と
第２の熱処理を行う間でウェーハ全面にそのイオン注入
することでPR工程を省略できるという効果が得られる。
第１図（ａ）〜（ｅ）は本発明の一実施例を説明するた
めに工程順に示した素子の断面図、第２図は第１図
（ｅ）のＡ−Ａ′線上の不純物濃度の分布を従来のもの
と比較した図である。 １……Ｐ型半導体基板、２……シリコン酸化膜、３……
フォトレジスト膜、４……高濃度Ｎウェル、５……高濃
度Ｎウェル、６……低濃度ウェル。
めに工程順に示した素子の断面図、第２図は第１図
（ｅ）のＡ−Ａ′線上の不純物濃度の分布を従来のもの
と比較した図である。 １……Ｐ型半導体基板、２……シリコン酸化膜、３……
フォトレジスト膜、４……高濃度Ｎウェル、５……高濃
度Ｎウェル、６……低濃度ウェル。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/092
Claims (2)
- 【請求項１】半導体基板に不純物マスクを介して一導電
型の高濃度の不純物イオンを注入する工程と、第１の活
性化熱処理を行い一導電型の高濃度ウェルを形成する工
程と、該一導電型の高濃度ウェルの表面付近に逆導電型
の不純物イオンを注入する工程と、第２の活性化熱処理
を行う工程とを有し、これにより内部より表面付近が低
濃度の一導電型不純物分布を有してトランジスタをそこ
に形成する一導電型ウエルを得ることを特徴とする半導
体装置の製造方法。 - 【請求項２】一導電型の高濃度ウェルの表面付近に逆導
電型の不純物イオンを注入する工程と第２の活性化熱処
理を行う工程との間に半導体基板全面にウェル形成後に
ウェル領域の外に配置するトランジスタのパンチスルー
を防止する等のためのイオン注入を行うことを特徴とす
る特許請求の範囲第（１）項記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61309633A JPH0795536B2 (ja) | 1986-12-26 | 1986-12-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61309633A JPH0795536B2 (ja) | 1986-12-26 | 1986-12-26 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63164313A JPS63164313A (ja) | 1988-07-07 |
| JPH0795536B2 true JPH0795536B2 (ja) | 1995-10-11 |
Family
ID=17995383
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61309633A Expired - Fee Related JPH0795536B2 (ja) | 1986-12-26 | 1986-12-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0795536B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69415500T2 (de) * | 1994-03-31 | 1999-05-20 | Stmicroelectronics S.R.L., Agrate Brianza, Mailand/Milano | Verfahren zur Herstellung eines Halbleiterbauteils mit vergrabenem Übergang |
| JP2011091188A (ja) * | 2009-10-22 | 2011-05-06 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58178561A (ja) * | 1982-04-13 | 1983-10-19 | Nec Corp | 半導体装置の製造方法 |
-
1986
- 1986-12-26 JP JP61309633A patent/JPH0795536B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63164313A (ja) | 1988-07-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |