JPH05211430A - データ出力バッファ - Google Patents

データ出力バッファ

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JPH05211430A
JPH05211430A JP4115898A JP11589892A JPH05211430A JP H05211430 A JPH05211430 A JP H05211430A JP 4115898 A JP4115898 A JP 4115898A JP 11589892 A JP11589892 A JP 11589892A JP H05211430 A JPH05211430 A JP H05211430A
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JP
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signal
pull
transistor
data
output buffer
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JP4115898A
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Inventor
Seung-Keun Lee
昇根 李
Choong-Keun Kwak
忠根 郭
Chang-Rae Kim
昌來 金
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
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Publication date
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
    • H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits

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  • Static Random-Access Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】 【目的】 第１信号に応答するプルアップ手段と第２信
号に応答するプルダウン手段から構成されたデータ出力
バッファを提供する。 【構成】 前記第１信号の傾きが前記プルアップ手段の
スレショルド値の前よりも前記プルアップ手段のスレシ
ョルド値以後に更に緩慢になるように操縦する第１制御
手段と、前記第２信号の傾きが前記プルダウン手段のス
レショルド値の前よりも前記プルダウン手段のスレショ
ルド値以後に更に緩慢になるように調整する第２制御手
段を備える。 【効果】 データ出力バッファの出力信号レベル遷移
時、動作速度に影響を及ぼさず雑音を少なくさせること
ができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置に関す
るもので、特に半導体メモリ装置のデータ出力バッファ
に関するものである。
【０００２】
【従来の技術】半導体メモリ装置の高密度化、高速化に
よりチップ内部で発生される雑音は、チップの誤動作を
誘発することになり信頼性を低下させる。チップの雑音
発生原因は色々あるが、その中でもデータ出力バッファ
のデータ駆動時に出る雑音は深刻である。前記データの
駆動時発生する雑音は、データが“ロー”レベルから
“ハイ”レベルに、または“ハイ”レベルから“ロー”
レベルに急激に変わるので発生する。
【０００３】
【発明が解決しようとする課題】したがって、本発明の
目的はデータ出力バッファの出力信号のレベル遷移時、
その傾きを調節し雑音を減少するデータ出力バッファを
提供するところにある。
【０００４】
【課題を解決するための手段】このような目的を達成す
るために本発明によるデータ出力バッファは、第１信号
に応答するプルアップ手段と、第２信号に応答するプル
ダウン手段を持つデータ駆動回路と、前記第１信号の傾
きが前記プルアップ手段のスレショルド値の前よりも、
前記プルアップ手段のスレショルド値以後に更に緩慢に
なるように調整する第１制御手段と、前記第２信号の傾
きが前記プルダウン手段のスレショルド値の前よりも、
前記プルダウン手段のスレショルド値以後に更に緩慢に
なるように調整する第２制御手段を備えたことを特徴と
する。
【０００５】
【作用】本発明のデータ出力バッファによると、データ
出力バッファの出力信号のレベル遷移時、動作速度に影
響を及ぼさず雑音を少なくさせることができる。
【０００６】
【実施例】添付された図面を参考し本発明によるデータ
出力バッファを説明する前に、従来のデータ出力バッフ
ァを説明すると次のようである。
【０００７】図１は従来のデータ出力バッファを示すも
のである。
【０００８】図１において、一対のデータＤ，〜Ｄ
（「〜」は反転を表す。以下同じ。）はセンスアップ
（未図示）から出力される信号であり、出力イネーブル
信号（ＯＥ：Ｏｕｔｐｕｔ Ｅｎａｂｌｅ）は前記一対
のデータＤ，〜Ｄの出力をイネーブルするための信号で
ある。
【０００９】図１に図示されたデータ出力バッファは、
データＤと出力イネーブル信号ＯＥを入力するＮＡＮＤ
ゲート１と、前記ＮＡＮＤゲート１の出力信号を反転す
るインバーター２と、前記インバーター２の出力信号が
入力されるゲート電極と、電源電圧ＶCCが、印加される
ソース電極を持つＰＭＯＳトランジスター３と、前記イ
ンバーター２の出力信号が入力されるゲート電極と接地
電圧ＶSSに連結されたソース電極と、前記ＰＭＯＳトラ
ンジスター３のドレーン電極に共通で接続されるドレー
ン電極を持つＮＭＯＳトランジスター４からなるインバ
ーター５から構成されたデータ入力バッファと、反転デ
ータ〜Ｄと出力イネーブル信号ＯＥを入力するＮＡＮＤ
ゲート６と、前記ＮＡＮＤゲート６の出力信号が入力さ
れるゲート電極と、電源電圧ＶCCが印加されるソース電
極を持つＰＭＯＳトランジスター７と、前記ＮＡＮＤゲ
ート６の出力信号が入力されるゲート電極と、接地電圧
ＶSSに連結されたソース電極と、前記ＰＭＯＳトランジ
スター７のドレーン電極に共通で接続されるドレーン電
極を持つＮＭＯＳトランジスター８からなるインバータ
ー９から構成された反転データ入力バッファと、前記イ
ンバーター５の出力信号ＤＯＰが入力されるゲート電極
と、電源電圧ＶCCが印加されるソース電極を持つＰＭＯ
Ｓトランジスター１０と、前記インバーター９の出力信
号ＤＯＮが入力されるゲート電極と、接地電圧ＶSSに連
結されたソース電極と、前記ＰＭＯＳトランジスター１
０のドレーン電極に連結されたドレーン電極を持つＮＭ
ＯＳトランジスター１１から構成され、ＮＭＯＳトラン
ジスター１１とＰＭＯＳトランジスター１０の共通ノー
ドを通じてデータ出力信号Ｄout を発生するデータ出力
バッファドライバーから構成される。
【００１０】図２ＡはデータＤが“ロー”レベルから
“ハイ”レベルに遷移する場合、前記図１に示した回路
の動作を説明するための動作タイミング図を示すもので
ある。ここで、前記出力イネーブル信号ＯＥは“ハイ”
レベルの信号と仮定する。
【００１１】前記“ハイ”レベルのデータＤはＮＡＮＤ
ゲート１を通じて“ロー”レベルに遷移し、インバータ
ー２を通じて再び“ハイ”レベルに遷移する。そして、
インバーター５のＮＭＯＳトランジスター４をオンに
し、パルスＤＯＰを再び“ロー”レベルに遷移する。
【００１２】データ入力バッファはＮＡＮＤゲート１を
通じて“ハイ”レベルのデータＤを“ロー”レベルに反
転し、インバーター２を通じて“ロー”レベルの信号を
“ハイ”レベルに反転し、インバーター５を通じて“ハ
イ”レベルの信号を反転し“ロー”レベルの信号ＤＯＰ
を出力する。このとき、反転データ入力バッファの出力
信号ＤＯＮも“ロー”レベルになる。データ出力ドライ
バーのＰＭＯＳトランジスター１０は、“ロー”レベル
の信号ＤＯＰによりオンにされ、ＮＭＯＳトランジスタ
ー１１は、“ロー”レベルの信号ＤＯＮによりオフにさ
れ出力信号ＤＯＵＴを“ハイ”レベルにする。
【００１３】ここで、データＤはＮＡＮＤゲート１，イ
ンバーター２，インバーター５，データ出力ドライバー
の各ゲート遅延時間により遅延され出力される。
【００１４】図２Ｂは反転データ〜Ｄが“ロー”レベル
から“ハイ”レベルに遷移する場合、前記図１に示した
回路の動作を説明するための動作タイミング図を示すも
のである。
【００１５】ここで、前記出力イネーブル信号ＯＥは
“ハイ”レベルの信号と仮定する。
【００１６】反転データ入力バッファはＮＡＮＤゲート
６を通じて“ハイ”レベルの反転データ〜Ｄを“ロー”
レベルに反転させ、インバーター９を通じて“ロー”レ
ベルの信号を反転し、“ハイ”レベルの信号ＤＯＮを出
力する。このとき、データ入力バッファの出力信号ＤＯ
Ｐも“ハイ”レベルになる。
【００１７】データ出力ドライバーのＮＭＯＳトランジ
スター１１は、“ハイ”レベルの信号ＤＯＮによりオン
され、ＰＭＯＳトランジスター１０は、“ハイ”レベル
の信号ＤＯＰによりオフされ、データ出力信号ＤＯＵＴ
を“ロー”レベルにする。
【００１８】ここで、反転データ〜ＤはＮＡＮＤゲート
６，インバーター９，データ出力ドライバーの各ゲート
遅延時間により遅延され出力される。
【００１９】したがって、図２Ａと図２Ｂに示したよう
に、インバーター５の出力信号ＤＯＰが“ハイ”レベル
から“ロー”レベルに変わるとき、またはインバーター
９の出力信号ＤＯＮが“ロー”レベルから“ハイ”レベ
ルに変わるとき、出力信号ＤＯＰと出力信号ＤＯＮの電
圧スイング幅が大きく、その傾きが急なのでデータ出力
ドライバーのＰＭＯＳトランジスター１０とＮＭＯＳト
ランジスター１１の大きなチャネルを通じて出力信号Ｄ
ＯＵＴの“ロー”レベルから“ハイ”レベルにまたは
“ハイ”レベルから“ロー”レベルに遷移する傾きが急
なので雑音を発生する。前記雑音はチップの誤作動を誘
発し、信頼性を低下させることになる。
【００２０】即ち、インバーター５のプルダウントラン
ジスター４とインバーター９のプルアップトランジスタ
ー７のチャネルの開き幅により出力信号ＤＯＰと出力信
号ＤＯＮの傾きが決定される。
【００２１】添付した図面を参考にして本発明によるデ
ータ出力バッファを説明すると次のようである。
【００２２】図３は本発明によるデータ出力バッファの
概念を概略的に説明するためのものである。
【００２３】図３において、インバーター２の出力端子
とＮＭＯＳトランジスター４のソース電極間に連結さ
れ、インバーター５の出力信号ＤＯＰの“ハイ”レベル
から“ロー”レベルへの遷移を遅延させるための第１制
御手段Ａと、ＮＡＤＡゲート６の出力端子とＰＭＯＳト
ランジスター７のソース電極に連結され、インバーター
９の出力信号ＤＯＮの“ロー”レベルから“ハイ”レベ
ルの遷移を遅延させるための第２制御手段Ｂを図１に示
した回路に更に備え構成されている。
【００２４】図４は本発明の一実施例のデータ出力バッ
ファを示すものである。
【００２５】図４において、第１制御手段１２は第１遅
延手段１２Ａと第１傾き制御手段１２Ｂから構成され
る。第１遅延手段１２Ａは、インバーター２の出力信号
Ｄｄを入力する第１インバーター１４と、第１インバー
ター１４と直列に連結された第２インバーター１５，第
３インバーター１６から構成される。第１傾き制御手段
１２Ｂは、第３インバーター１６の出力信号Ｓ３が入力
されるゲート電極と、接地電圧ＶSSに連結されたソース
電極とＮＭＯＳトランジスター４のソース電極に連結さ
れるドレーン電極を持つ第１ＮＭＯＳトランジスター１
７と電源電圧ＶCCが印加されるゲート電極と、前記第１
ＮＭＯＳトランジスター１７の各ドレーン電極と、ソー
ス電極にそれぞれ接続されたドレーン電極とソース電極
を持つ第２ＮＭＯＳトランジスター１８から構成され
る。
【００２６】ここで、前記第２ＮＭＯＳトランジスター
１８は、定電流源で動作される。
【００２７】第２制御手段１３は、第２遅延手段１３Ａ
と第２傾き制御手段１３Ｂから構成される。第２遅延手
段１３ＡはＮＡＮＤゲート６の出力信号〜Ｄｄを入力す
る第４インバーター１９と、第４インバーター１９と直
列に連結された第５インバーター２０，第６インバータ
ー２１から構成される。第２傾き制御手段１３Ｂは、第
６インバーター２１の出力信号Ｓ６が入力されるゲート
電極と、電源電圧ＶCCが印加されるソース電極と、ＰＭ
ＯＳトランジスター７のソース電極に連結されたドレー
ン電極を持つ第１ＮＭＯＳトランジスター２２と接地電
圧ＶSSが連結されたゲート電極と、前記第１ＮＭＯＳト
ランジスター２２の各ドレーン電極と、ソース電極にそ
れぞれ接続されるドレーン電極と、ソース電極を持つ第
２ＰＭＯＳトランジスター２３から構成される。ここ
で、第２ＰＭＯＳトランジスター２３は定電流源で動作
する。
【００２８】また、前記構成で第１，２遅延手段を構成
するインバーターの数はメモリー素子の特性により変わ
ることがあり、第１，２制御手段の構成素子により変わ
ることもある。
【００２９】図５ＡはデータＤが“ロー”レベルから
“ハイ”レベルに遷移する場合、前記図４に示した回路
の動作を説明するための動作タイミング図を示すもので
ある。ここで前記出力イネーブル信号ＯＥは“ハイ”レ
ベルの信号と仮定する。
【００３０】図５Ａにおいて、出力信号Ｄｄが“ロー”
レベルから“ハイ”レベルに上昇すると、ＮＭＯＳトラ
ンジスター４がオンにされる。このとき、第１傾き制御
手段１２Ｂの第１，２ＮＭＯＳトランジスター１７，１
８がオンになるので信号ＤＯＰは“ロー”レベルに下降
する。
【００３１】一方、第１遅延手段１２Ａは信号Ｄｄを所
定時間Ｔｄの間遅延させ、信号Ｓ３を“ロー”レベルに
下降させ、ＮＭＯＳトランジスター１７をオフにさせ、
信号ＤＯＰの“ロー”レベルへの下降遷移を遅延させ
る。
【００３２】ここで、出力信号ＤＯＰが“ロー”レベル
に下降遷移されることがＰＭＯＳトランジスター１０の
導通時点までは従来のように速く進行されるが、前記Ｐ
ＭＯＳトランジスター１０が導通された後には第１ＮＭ
ＯＳトランジスター１７がオフにされるので徐々に“ロ
ー”レベルに下降する。これによりＰＭＯＳトランジス
ター１０が導通された次からは出力信号Ｄｏｕｔが徐々
に“ハイ”レベルに上昇することになる。
【００３３】図５Ｂはデータ〜Ｄが“ロー”レベルから
“ハイ”レベルに遷移する場合、前記図４に示した回路
の動作を説明するための動作タイミング図を示すもので
ある。
【００３４】ここで、前記出力イネーブル信号ＯＥが
“ハイ”レベルの信号だと仮定する。図５Ｂにおいて出
力信号〜Ｄｄが“ハイ”レベルから“ロー”レベルに下
降すると、ＰＭＯＳトランジスター７がオンされる。こ
のとき、第２傾き制御手段１３Ｂの第１，２ＰＭＯＳト
ランジスター２２，２３がオンになるので信号ＤＯＮは
“ハイ”レベルに上昇する。
【００３５】一方、第２遅延手段１３Ａは信号〜Ｄｄを
所定期間Ｔｄ遅延させ、第１ＰＭＯＳトランジスター２
２をオンにさせ、信号ＤＯＮの“ハイ”レベルへの上昇
遷移を遅延させる。
【００３６】ここで、信号ＤＯＮが“ハイ”レベルに上
昇遷移されることがＮＭＯＳトランジスター１１の導通
時点、即ち、期間Ｔ１，Ｔ２までは従来のように速く進
行されるが、前記ＮＭＯＳトランジスター１１が導通さ
れた後には第１ＰＭＯＳトランジスター２２がオフにさ
れるので徐々に“ハイ”レベルに上昇する。これにより
ＮＭＯＳトランジスター１１が導通された後からは、出
力信号Ｄｏｕｔが徐々に“ロー”レベルに下降すること
になる。
【００３７】図６は本発明の他の実施例のデータ出力バ
ッファを示すものである。
【００３８】図６において、第１制御手段の第１傾き制
御手段は、前記第２インバーター１５の出力信号が入力
されるゲート電極と第１ＮＭＯＳトランジスター１７の
ソース電極と、ドレーン電極にそれぞれ接続されたドレ
ーン電極と、ソース電極を持つ第３ＰＭＯＳトランジス
ター２４を図４に示した回路に更に備え構成されてい
る。
【００３９】第２傾き制御手段は前記第５インバーター
２０の出力端子に連結されたゲート電極と、第１ＰＭＯ
Ｓトランジスター２２のソース電極と、ドレーン電極に
それぞれ接続されたドレーン電極と、ソース電極を持つ
第３ＮＭＯＳトランジスター２５を図４に示した回路に
更に備え構成されてある。
【００４０】ここで、信号ＤＯＰと信号ＤＯＮの遷移傾
きは、前記第１ＮＭＯＳトランジスターと前記第３ＰＭ
ＯＳトランジスター対、そして前記第１ＰＭＯＳトラン
ジスターと前記第３ＮＭＯＳトランジスター対の遮断を
所定の時間より早くさせることにより更に緩慢になるよ
うになる。
【００４１】
【発明の効果】したがって、本発明によるデータ出力バ
ッファは信号ＤＯＰの“ロー”レベルの下降遷移と、信
号ＤＯＮの“ハイ”レベルへの上昇遷移をＰＭＯＳトラ
ンジスター１０とＮＭＯＳトランジスター１１の導通時
間までは従来と同じ速度を維持し、その期間以後からは
徐々に遷移させることにより動作の速度に影響を及ぼす
雑音を減少させられる。
【００４２】また、電源電圧が高いレベルで周囲の温度
が低温の場合、、前記第１，２遅延手段の遅延動作が速
く進行され、信号ＤＯＰ，ＤＯＭの遷移傾きが電源電圧
が低いレベルで周囲の温度が高温の場合より緩慢にな
る。そして前記第１，２遅延信号手段の構成素子の数
と、前記第１，２制御手段の構成は本発明の技術的思想
を逸脱しない範囲で種種の改変をなし得ることは勿論で
ある。
【図面の簡単な説明】
【図１】 従来技術によるデータ出力バッファを示すも
のである。
【図２】 図１に示した回路の動作を説明するための動
作タイミング図を示すものである。
【図３】 本発明によるデータ出力バッファの概念図で
ある。
【図４】 本発明の一実施例のデータ出力バッファを示
すものである。
【図５】 図４に示した回路の動作を説明するための動
作タイミング図を示すものである。
【図６】 本発明の他の実施例のデータ出力バッファを
示すものである。
【符号の説明】
１，６：ＮＡＮＤゲート １，５，９，１４，１５，１６，１９，２０，２１，：
インバーター ３，７，１０，２２，２３，２４：ＰＭＯＳトランジス
ター ４，８，１１，１７，１８，２５：ＮＭＯＳトランジス
ター １２：第１制御手段 １２Ａ：第１遅延手段 １２Ｂ：第１傾き制御手段 １３：第２制御手段 １３Ａ：第２遅延手段 １３Ｂ：第２傾き制御手段

Claims (19)

    【特許請求の範囲】
  1. 【請求項１】 第１信号に応答するプルアップ手段と、
    第２信号に応答するプルダウン手段から構成されるデー
    タ駆動回路と、 前記第１信号の傾きが前記プルアップ手段のスレショル
    ド値に到達する前よりも、前記プルアップ手段のスレシ
    ョルド値到達以後に更に緩慢になるように調整する制御
    手段を備えたことを特徴とするデータ出力バッファ。
  2. 【請求項２】 前記制御手段は、 データ信号に応答するプルアップトランジスターと、前
    記データ信号に応答するプルダウントランジスターと、
    前記データ信号を入力して遅延する遅延手段と、前記プ
    ルダウントランジスターに直列に連結され前記遅延手段
    の出力信号に応答し、前記第１信号の傾きを調整する傾
    き制御手段から構成されたことを特徴とする請求項１記
    載のデータ出力バッファ。
  3. 【請求項３】 前記遅延手段は、前記データ信号を入力
    する３個の直列に連結された第１，２，３インバーター
    から構成されたことを特徴とする請求項２記載のデータ
    出力バッファ。
  4. 【請求項４】 前記傾き制御手段は、前記遅延手段の出
    力信号が入力されるゲート電極と、前記第１プルダウン
    トランジスターのソース電極に連結されたドレーン電極
    と接地電圧に連結されたソース電極を持つ第１ＮＭＯＳ
    トランジスターと、電源電圧が印加されるゲート電極
    と、前記第１ＮＭＯＳトランジスターのドレーン電極と
    ソース電極にそれぞれ接続されたドレーン電極とソース
    電極を持つ第２ＮＭＯＳトランジスターとから構成され
    たことを特徴とする請求項３記載のデータ出力バッフ
    ァ。
  5. 【請求項５】 前記傾き制御手段は、前記第２インバー
    ターの出力信号が入力されるゲート電極と、前記第１Ｎ
    ＭＯＳトランジスターのドレーン電極とソース電極にそ
    れぞれ連結されたソース電極とドレーン電極を持つＰＭ
    ＯＳトランジスターを更に備えたことを特徴とする請求
    項４記載のデータ出力バッファ。
  6. 【請求項６】 第１信号に応答するプルアップ手段と第
    ２信号に応答するプルダウン手段から構成されたデータ
    駆動回路と、 前記第２信号の傾きが前記プルダウン手段のスレショル
    ド値の前よりも、前記プルダウン手段のスレショルド値
    以後に更に緩慢になるように調整する制御手段を備えた
    ことを特徴とするデータ出力バッファ。
  7. 【請求項７】 前記制御手段は、データ信号に応答する
    プルアップトランジスターと、前記データ信号に応答す
    るプルダウントランジスターと、前記データ信号を入力
    し遅延する遅延手段と、前記プルアップトランジスター
    に直列に連結され、前記遅延手段の出力信号に応答し前
    記第２信号の傾きを調整する傾き制御手段から構成され
    たことを特徴とする請求項６記載のデータ出力バッフ
    ァ。
  8. 【請求項８】 前記遅延手段は、前記データ信号を入力
    する３個の直列に連結された第１，２，３インバーター
    から構成されたことを特徴とする請求項７記載のデータ
    出力バッファ。
  9. 【請求項９】 前記傾き制御手段は、前記遅延手段の出
    力信号が入力されるゲート電極と、前記プルアップトラ
    ンジスターのソース電極に連結されたドレーン電極と、
    電源電圧が印加されるソース電極を持つ第１ＰＭＯＳト
    ランジスターと、接地電圧が印加されるゲート電極と、
    前記第１ＰＭＯＳトランジスターのドレーン電極とソー
    ス電極にそれぞれ連結されたドレーン電極とソース電極
    をもつ第２ＰＭＯＳトランジスターから構成されたこと
    を特徴とする請求項８記載のデータ出力バッファ。
  10. 【請求項１０】 前記傾き制御手段は、前記第２インバ
    ーターの出力信号が入力されるゲート電極と、前記第１
    ＰＭＯＳトランジスターのドレーン電極とソース電極に
    それぞれ連結されたソース電極とドレーン電極をもつＮ
    ＭＯＳトランジスターを更に備えたことを特徴とする請
    求項９記載のデータ出力バッファ。
  11. 【請求項１１】 第１信号に応答するプルアップ手段と
    第２信号に応答するプルダウン手段から構成されるデー
    タ駆動回路と、 前記第１信号の傾きが、前記プルアップ手段のスレショ
    ルド値の前よりも前記プルアップ手段のスレショルド値
    以後に更に緩慢になるように調整する第１制御手段と、 前記第２信号の傾きが前記プルダウン手段のスレショル
    ド値の前よりも前記プルダウン手段のスレショルド値以
    後に更に緩慢になるように調整する第２制御手段を備え
    たことを特徴とするデータ出力バッファ。
  12. 【請求項１２】 前記第１制御手段は、データ信号に応
    答する第１プルアップトランジスターと、前記データ信
    号に応答する第１プルダウントランジスターと、前記デ
    ータ信号を入力し遅延する第１遅延手段と、前記第１プ
    ルダウントランジスターに直列に連結され前記第１遅延
    手段の出力信号に応答し前記第１信号の傾きを調整する
    第１傾き制御手段から構成されたことを特徴とする請求
    項１１記載のデータ出力バッファ。
  13. 【請求項１３】 前記第１遅延手段は、前記データ信号
    を入力する３個の直列に連結された第１，２，３インバ
    ーターから構成されたことを特徴とする請求項１２記載
    のデータ出力バッファ。
  14. 【請求項１４】 前記第１傾き制御手段は、前記遅延手
    段の出力信号が入力されるゲート電極と、前記第１プル
    ダウントランジスターのソース電極に連結されたドレー
    ン電極と、接地電圧に連結されたソース電極をもつ第１
    ＮＭＯＳトランジスターと、電源電圧が印加されるゲー
    ト電極と、前記第１ＮＭＯＳトランジスターのドレーン
    電極とソース電極にそれぞれ連結されたドレーン電極と
    ソース電極をもつ第２ＮＭＯＳトランジスターから構成
    されたことを特徴とする請求項１３記載のデータ出力バ
    ッファ。
  15. 【請求項１５】 前記第１傾き制御手段は、前記第２イ
    ンバーターの出力信号が入力されるゲート電極と、前記
    第１ＮＭＯＳトランジスターのドレーン電極とソース電
    極にそれぞれ連結されたソース電極とドレーン電極を持
    つ第１ＰＭＯＳトランジスターを更に備えたことを特徴
    とする請求項１４記載のデータ出力バッファ。
  16. 【請求項１６】 前記第２制御手段は、データ信号に応
    答する第２プルアップトランジスターと、前記データ信
    号に応答する第２プルダウントランジスターと、前記デ
    ータ信号を入力し遅延する第２遅延手段と、前記プルア
    ップトランジスターに直列に連結され前記遅延手段の出
    力信号に応答し前記第２信号の傾きを調整する第２傾き
    制御手段から構成されたことを特徴とする請求項１５記
    載のデータ出力バッファ。
  17. 【請求項１７】 前記第２遅延手段は、前記データ信号
    を入力する３個の直列に連結された第４，５，６インバ
    ーターから構成されたことを特徴とする請求項１６記載
    のデータ出力バッファ。
  18. 【請求項１８】 前記第２傾き制御手段は、前記遅延手
    段の出力信号が入力されるゲート電極と前記第２プルア
    ップトランジスターのソース電極に連結されたドレーン
    電極と、電源電圧が印加されるソース電極を持つ第２Ｐ
    ＭＯＳトランジスターと、接地電圧が印加されるゲート
    電極と、前記第２ＰＭＯＳトランジスターのドレーン電
    極とソース電極にそれぞれ連結されたドレーン電極とソ
    ース電極を持つ第３ＰＭＯＳトランジスターから構成さ
    れたことを特徴とする請求項１７記載のデータ出力バッ
    ファ。
  19. 【請求項１９】 前記第２傾き制御手段は、前記第５イ
    ンバーターの出力信号が入力されるゲート電極と、前記
    第２ＰＭＯＳトランジスターのドレーン電極とソース電
    極にそれぞれ連結されたソース電極とドレーン電極を持
    つ第３ＮＭＯＳトランジスターを更に備えたことを特徴
    とする請求項１８記載のデータ出力バッファ。
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