JPH0917187A - 出力段 - Google Patents
出力段Info
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- JPH0917187A JPH0917187A JP8123422A JP12342296A JPH0917187A JP H0917187 A JPH0917187 A JP H0917187A JP 8123422 A JP8123422 A JP 8123422A JP 12342296 A JP12342296 A JP 12342296A JP H0917187 A JPH0917187 A JP H0917187A
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- Japan
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- transistor
- output
- inverter
- stage
- output stage
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/106—Data output latches
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
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- Logic Circuits (AREA)
- Static Random-Access Memory (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】
【課題】 集積回路用の、特に電子メモリ用の、既知の
出力段より構造的に簡単な出力段を提供する。 【解決手段】 出力段は、入力データを獲得するように
される入力セクション（１）と、第１の出力および第２
の出力を有しかつ入力セクション（１）に接続されたラ
ッチ回路（６）と、第２の出力に接続された第１のイン
バータ（１１）と、第１の出力に接続された第２のイン
バータ（１５）と、第２のインバータ（１５）の出力に
接続された第３のインバータ（１９）と、ラッチ回路
（６）の第２の出力によって駆動されかつ第３のインバ
ータ（１９）の出力を接地に接続するようにされる接地
トランジスタ（２２）と、第１のインバータ（１１）お
よび第３のインバータ（１９）の出力によって駆動され
るプッシュプル段（２３）とを含む。
出力段より構造的に簡単な出力段を提供する。 【解決手段】 出力段は、入力データを獲得するように
される入力セクション（１）と、第１の出力および第２
の出力を有しかつ入力セクション（１）に接続されたラ
ッチ回路（６）と、第２の出力に接続された第１のイン
バータ（１１）と、第１の出力に接続された第２のイン
バータ（１５）と、第２のインバータ（１５）の出力に
接続された第３のインバータ（１９）と、ラッチ回路
（６）の第２の出力によって駆動されかつ第３のインバ
ータ（１９）の出力を接地に接続するようにされる接地
トランジスタ（２２）と、第１のインバータ（１１）お
よび第３のインバータ（１９）の出力によって駆動され
るプッシュプル段（２３）とを含む。
Description
【０００１】
【発明の分野】この発明は、集積回路用の、特に多くの
出力を有する電子メモリ用の出力段に関する。
出力を有する電子メモリ用の出力段に関する。
【０００２】
【関連技術の議論】電子メモリ用のさまざまな段が既知
である。残念なことに、これらの段は非常に複雑である
ことが多く、それらが統合されているチップにおいてシ
リコンの面積を大きく占める。
である。残念なことに、これらの段は非常に複雑である
ことが多く、それらが統合されているチップにおいてシ
リコンの面積を大きく占める。
【０００３】さらに、既知の段には（ノイズを引き起こ
す）誘導性／容量性現象を含むという特性があるので、
メモリの出力に存在するノイズを低減しかつ出力段の一
般的なロバストネスを改良することが必要であると考え
られている。
す）誘導性／容量性現象を含むという特性があるので、
メモリの出力に存在するノイズを低減しかつ出力段の一
般的なロバストネスを改良することが必要であると考え
られている。
【０００４】既知の出力段の別の欠点として、クローバ
電流、すなわち、出力が論理値「１」から論理値「０」
に切換わる間に、通常はプッシュプル構成で配置される
出力トランジスタを流れる電流がしばしば生じる。
電流、すなわち、出力が論理値「１」から論理値「０」
に切換わる間に、通常はプッシュプル構成で配置される
出力トランジスタを流れる電流がしばしば生じる。
【０００５】ノイズを最小にするためにプッシュプル段
の出力トランジスタの大きさを極端に小さくすることは
できない。なぜなら出力段電流の仕様に従う必要がある
からである。
の出力トランジスタの大きさを極端に小さくすることは
できない。なぜなら出力段電流の仕様に従う必要がある
からである。
【０００６】ゆえに、この発明の１つの目標は、既知の
出力段より構造的に簡単な、集積回路用の、特に電子メ
モリ用の出力段を提供することである。
出力段より構造的に簡単な、集積回路用の、特に電子メ
モリ用の出力段を提供することである。
【０００７】この目標の範囲内において、この発明の目
的は、既知の出力段より少ない数のトランジスタを含
む、集積回路用の、特に電子メモリ用の出力段を提供す
ることである。
的は、既知の出力段より少ない数のトランジスタを含
む、集積回路用の、特に電子メモリ用の出力段を提供す
ることである。
【０００８】この発明の他の目的は、ノイズの生成が少
ない、集積回路用の、特に電子メモリ用の出力段を提供
することである。
ない、集積回路用の、特に電子メモリ用の出力段を提供
することである。
【０００９】この発明の他の目的は、段出力の電流パル
スの和を低減する、集積回路用の、特に電子メモリ用の
出力段を提供することである。
スの和を低減する、集積回路用の、特に電子メモリ用の
出力段を提供することである。
【００１０】この発明の他の目的は、段バッファへの信
号の変形を回避し、ゆえにリバウンドを回避する、集積
回路用の、特に電子メモリ用の出力段を提供することで
ある。
号の変形を回避し、ゆえにリバウンドを回避する、集積
回路用の、特に電子メモリ用の出力段を提供することで
ある。
【００１１】この発明の他の目的は、段出力での充電電
流および／または放電電流の変化を低減し、結果的に段
出力線での誘導性／容量性現象を低減する、集積回路用
の、特に電子メモリ用の出力段を提供することである。
流および／または放電電流の変化を低減し、結果的に段
出力線での誘導性／容量性現象を低減する、集積回路用
の、特に電子メモリ用の出力段を提供することである。
【００１２】この発明の他の目的は、段のプッシュプル
出力の切換によって生成されたノイズを低減する、集積
回路用の、特に電子メモリ用の出力段を提供することで
ある。
出力の切換によって生成されたノイズを低減する、集積
回路用の、特に電子メモリ用の出力段を提供することで
ある。
【００１３】他の目的は、出力段と内部回路との間に非
結合（相互作用、ノイズ伝搬）を与える出力段を提供す
ることである。
結合（相互作用、ノイズ伝搬）を与える出力段を提供す
ることである。
【００１４】この発明の他の目的は、かなり信頼性があ
り、比較的製造がしやすく、価格も競争力のある、集積
回路用の、特に電子メモリ用の出力段を提供することで
ある。
り、比較的製造がしやすく、価格も競争力のある、集積
回路用の、特に電子メモリ用の出力段を提供することで
ある。
【００１５】
【発明の概要】この目標、これらの目的、および以下で
明らかになる他の目的は、入力データを獲得するように
された入力セクションと、第１の出力および第２の出力
を有しかつ上記入力セクションに接続されたラッチ回路
と、上記第２の出力に接続された第１のインバータと、
上記第１の出力に接続された第２のインバータと、上記
第２のインバータの出力に接続された第３のインバータ
と、上記ラッチ回路の上記第２の出力によって駆動され
かつ上記第３のインバータの出力を接地に接続するよう
にされた接地トランジスタと、上記第１のインバータお
よび第３のインバータの出力によって駆動されたプッシ
ュプル段とを含む、特に電子メモリ用の出力段によって
達成される。
明らかになる他の目的は、入力データを獲得するように
された入力セクションと、第１の出力および第２の出力
を有しかつ上記入力セクションに接続されたラッチ回路
と、上記第２の出力に接続された第１のインバータと、
上記第１の出力に接続された第２のインバータと、上記
第２のインバータの出力に接続された第３のインバータ
と、上記ラッチ回路の上記第２の出力によって駆動され
かつ上記第３のインバータの出力を接地に接続するよう
にされた接地トランジスタと、上記第１のインバータお
よび第３のインバータの出力によって駆動されたプッシ
ュプル段とを含む、特に電子メモリ用の出力段によって
達成される。
【００１６】この発明に従った段はまた、上記第１のイ
ンバータの出力を上記第２のインバータの出力に接続す
るための短絡トランジスタと、上記第１のインバータと
上記ラッチ回路の上記第１の出力との間に介挿された第
１のイネーブリングトランジスタと、上記第２のインバ
ータと上記ラッチ回路の上記第２の出力との間に介挿さ
れた第２のイネーブリングトランジスタと、上記プッシ
ュプル段の第１のトランジスタのゲートの放電および上
記プッシュプル段の第２のトランジスタのゲートの充電
を迅速にそれらの動作の間に行なうようにされる、上記
プッシュプル段を充電しかつ放電するためのセクション
とを含む。
ンバータの出力を上記第２のインバータの出力に接続す
るための短絡トランジスタと、上記第１のインバータと
上記ラッチ回路の上記第１の出力との間に介挿された第
１のイネーブリングトランジスタと、上記第２のインバ
ータと上記ラッチ回路の上記第２の出力との間に介挿さ
れた第２のイネーブリングトランジスタと、上記プッシ
ュプル段の第１のトランジスタのゲートの放電および上
記プッシュプル段の第２のトランジスタのゲートの充電
を迅速にそれらの動作の間に行なうようにされる、上記
プッシュプル段を充電しかつ放電するためのセクション
とを含む。
【００１７】この発明の特徴および利点は、添付図面の
中で非制限的な例として示される、好ましいが排他的で
はない実施例の説明から明らかになるであろう。
中で非制限的な例として示される、好ましいが排他的で
はない実施例の説明から明らかになるであろう。
【００１８】
【詳しい説明】図１を参照して、参照番号１は、この発
明に従った段の入力セクションを示している。セクショ
ン１は、入力データのための２つの入力、すなわち、非
反転入力データを受取る第１の入力ＤＡＴＡｘと反転入
力データを受取る第２の入力ＤＡＴＡｎとを有する。
明に従った段の入力セクションを示している。セクショ
ン１は、入力データのための２つの入力、すなわち、非
反転入力データを受取る第１の入力ＤＡＴＡｘと反転入
力データを受取る第２の入力ＤＡＴＡｎとを有する。
【００１９】２つの入力ＤＡＴＡｘおよびＤＡＴＡｎの
各々は、第１の入力トランジスタ２のゲート、第２の入
力トランジスタ３のゲートそれぞれに接続され、トラン
ジスタは両方ともＮチャネル型である。トランジスタ２
および３のソースは接地ＧＮＤに接続される。
各々は、第１の入力トランジスタ２のゲート、第２の入
力トランジスタ３のゲートそれぞれに接続され、トラン
ジスタは両方ともＮチャネル型である。トランジスタ２
および３のソースは接地ＧＮＤに接続される。
【００２０】入力トランジスタ２および３はさらに、こ
こでもまたＮチャネル型であるサンプリングトランジス
タ４および５それぞれに直列接続されている。サンプリ
ングトランジスタ４および５のゲートは、サンプリング
信号ＬＯＡＤによって駆動される。サンプリング信号Ｌ
ＯＡＤは好ましくは、内部回路から出力段を良好に非結
合にするためにパルス型であり得る。トランジスタ４お
よび５のドレインは、入力セクション１の出力を構成す
る。
こでもまたＮチャネル型であるサンプリングトランジス
タ４および５それぞれに直列接続されている。サンプリ
ングトランジスタ４および５のゲートは、サンプリング
信号ＬＯＡＤによって駆動される。サンプリング信号Ｌ
ＯＡＤは好ましくは、内部回路から出力段を良好に非結
合にするためにパルス型であり得る。トランジスタ４お
よび５のドレインは、入力セクション１の出力を構成す
る。
【００２１】入力セクション１の出力は、ラッチ回路６
の第１のノードＬと第２のノードＲとにそれぞれ接続さ
れている。ラッチ回路は、第１の狭い（実際、低速の）
Ｐチャネルトランジスタ７を含み、そのドレイン端子
は、電源電圧ＶDDに接続される。トランジスタ７のソー
スは、第１の広い（高速の）Ｎチャネルトランジスタ８
のドレインに接続され、そのソース端子は、接地ＧＮＤ
に接続されている。ラッチ回路６はまた、第２の狭いＰ
チャネルトランジスタ９を含み、そのドレイン端子は、
電源電圧ＶDDに接続され、そのソース端子は、第２の広
いＮチャネルトランジスタ１０のドレインに接続されて
いる。トランジスタ１０のソースは、接地ＧＮＤに接続
される。ラッチ回路のトランジスタの相対速度によっ
て、論理レベル「１」に到達するノードの遷移は比較的
遅くなる。
の第１のノードＬと第２のノードＲとにそれぞれ接続さ
れている。ラッチ回路は、第１の狭い（実際、低速の）
Ｐチャネルトランジスタ７を含み、そのドレイン端子
は、電源電圧ＶDDに接続される。トランジスタ７のソー
スは、第１の広い（高速の）Ｎチャネルトランジスタ８
のドレインに接続され、そのソース端子は、接地ＧＮＤ
に接続されている。ラッチ回路６はまた、第２の狭いＰ
チャネルトランジスタ９を含み、そのドレイン端子は、
電源電圧ＶDDに接続され、そのソース端子は、第２の広
いＮチャネルトランジスタ１０のドレインに接続されて
いる。トランジスタ１０のソースは、接地ＧＮＤに接続
される。ラッチ回路のトランジスタの相対速度によっ
て、論理レベル「１」に到達するノードの遷移は比較的
遅くなる。
【００２２】ラッチ回路６の第１のノードＬは、第１の
トランジスタ７と８との間に介挿され、かつ第２のトラ
ンジスタ９のゲートと１０のゲートとに接続され、第２
のノードＲは、第２のトランジスタ９と１０との間に介
挿され、第１のトランジスタ７のゲートと８のゲートと
に接続される。
トランジスタ７と８との間に介挿され、かつ第２のトラ
ンジスタ９のゲートと１０のゲートとに接続され、第２
のノードＲは、第２のトランジスタ９と１０との間に介
挿され、第１のトランジスタ７のゲートと８のゲートと
に接続される。
【００２３】ラッチ回路６の第２のノードＲは、仮想接
地を有する第１のインバータ回路１１の入力に接続され
る。インバータ１１は、（「１」へのインバータの遷移
を速くするために、）電源電圧に接続される広いＰチャ
ネルトランジスタ１２と、（「０」へのインバータの遷
移を遅くするために、）Ｐチャネルトランジスタ１２に
直列接続される狭いＮチャネルトランジスタ１３とを含
む。インバータ回路１１の入力は、トランジスタ１２の
ゲートと１３のゲートとに接続され、これに対してイン
バータ１１の出力は、トランジスタ１２と１３との間に
介挿されたノードによって構成される。
地を有する第１のインバータ回路１１の入力に接続され
る。インバータ１１は、（「１」へのインバータの遷移
を速くするために、）電源電圧に接続される広いＰチャ
ネルトランジスタ１２と、（「０」へのインバータの遷
移を遅くするために、）Ｐチャネルトランジスタ１２に
直列接続される狭いＮチャネルトランジスタ１３とを含
む。インバータ回路１１の入力は、トランジスタ１２の
ゲートと１３のゲートとに接続され、これに対してイン
バータ１１の出力は、トランジスタ１２と１３との間に
介挿されたノードによって構成される。
【００２４】インバータ１１は、第１のイネーブリング
Ｎチャネルトランジスタ１４のドレインに直列接続さ
れ、そのゲートに、イネーブル信号ＯＥ（出力イネーブ
ル）が与えられる。トランジスタ１４のソースは、ラッ
チ回路６の第１のノードＬと入力セクション１の第１の
出力とに接続される。
Ｎチャネルトランジスタ１４のドレインに直列接続さ
れ、そのゲートに、イネーブル信号ＯＥ（出力イネーブ
ル）が与えられる。トランジスタ１４のソースは、ラッ
チ回路６の第１のノードＬと入力セクション１の第１の
出力とに接続される。
【００２５】ラッチ回路６の第１のノードＬは、代わり
に、仮想接地を有する第２のインバータ回路１５に接続
され、インバータ１５は、（「１」へのインバータの遷
移を速くするために、）電源電圧に接続される広いＰチ
ャネルトランジスタ１６と、（「０」へのインバータの
遷移を遅くするために、）Ｐチャネルトランジスタ１６
に直列接続される狭いＮチャネルトランジスタ１７とを
含む。インバータ回路１５の入力は、トランジスタ１６
のゲートと１７のゲートとに接続され、インバータ１５
の出力は、トランジスタ１６と１７との間に介挿された
ノードによって構成される。
に、仮想接地を有する第２のインバータ回路１５に接続
され、インバータ１５は、（「１」へのインバータの遷
移を速くするために、）電源電圧に接続される広いＰチ
ャネルトランジスタ１６と、（「０」へのインバータの
遷移を遅くするために、）Ｐチャネルトランジスタ１６
に直列接続される狭いＮチャネルトランジスタ１７とを
含む。インバータ回路１５の入力は、トランジスタ１６
のゲートと１７のゲートとに接続され、インバータ１５
の出力は、トランジスタ１６と１７との間に介挿された
ノードによって構成される。
【００２６】インバータ１５は、第２のイネーブリング
Ｎチャネルトランジスタ１８のドレインに直列接続さ
れ、そのゲートに、イネーブル信号ＯＥ（出力イネーブ
ル）が与えられる。トランジスタ１８のソースは、ラッ
チ回路６の第２のノードＲと入力セクション１の第２の
出力とに接続される。
Ｎチャネルトランジスタ１８のドレインに直列接続さ
れ、そのゲートに、イネーブル信号ＯＥ（出力イネーブ
ル）が与えられる。トランジスタ１８のソースは、ラッ
チ回路６の第２のノードＲと入力セクション１の第２の
出力とに接続される。
【００２７】第２のインバータ１５の出力は、（「１」
へのインバータの遷移を遅くするために、）電源電圧に
接続される狭いＰチャネルトランジスタ２０と、
（「０」へのインバータの遷移を速くするために、）Ｐ
チャネルトランジスタ２０に直列接続される広いＮチャ
ネルトランジスタ２１とを含む第３のインバータ回路１
９に接続される。インバータ回路１９の入力は、トラン
ジスタ２０のゲートと２１のゲートとに接続され、これ
に対してインバータ１９の出力は、トランジスタ２０と
２１との間に介挿されたノードによって構成される。
へのインバータの遷移を遅くするために、）電源電圧に
接続される狭いＰチャネルトランジスタ２０と、
（「０」へのインバータの遷移を速くするために、）Ｐ
チャネルトランジスタ２０に直列接続される広いＮチャ
ネルトランジスタ２１とを含む第３のインバータ回路１
９に接続される。インバータ回路１９の入力は、トラン
ジスタ２０のゲートと２１のゲートとに接続され、これ
に対してインバータ１９の出力は、トランジスタ２０と
２１との間に介挿されたノードによって構成される。
【００２８】ラッチ回路６の第２のノードＲはまた、イ
ンバータ１９の出力を接地電圧ＧＮＤに接続するＮチャ
ネル接地トランジスタ２２のゲートに接続される。
ンバータ１９の出力を接地電圧ＧＮＤに接続するＮチャ
ネル接地トランジスタ２２のゲートに接続される。
【００２９】第１のインバータ１１の出力は、電源電圧
ＶDDに接続されたＰチャネルトランジスタ２４のゲート
によって構成されるプッシュプル段２３の第１の入力に
接続される。第３のインバータ１９の出力は、接地に接
続されたＮチャネルトランジスタ２５によって構成され
るプッシュプル回路２３の第２の入力に接続される。ト
ランジスタ２４およびトランジスタ２５は、直列接続さ
れており、出力端子ＯＵＴはその間に介挿されている。
端子ＯＵＴはまた、キャパシタ２６によって接地電圧に
接続される。最後に、第１のインバータ１１の出力およ
び第２のインバータ１５の出力は、Ｐチャネル短絡トラ
ンジスタ２７に接続され、トランジスタ２７のゲートに
信号ＯＥが与えられる。
ＶDDに接続されたＰチャネルトランジスタ２４のゲート
によって構成されるプッシュプル段２３の第１の入力に
接続される。第３のインバータ１９の出力は、接地に接
続されたＮチャネルトランジスタ２５によって構成され
るプッシュプル回路２３の第２の入力に接続される。ト
ランジスタ２４およびトランジスタ２５は、直列接続さ
れており、出力端子ＯＵＴはその間に介挿されている。
端子ＯＵＴはまた、キャパシタ２６によって接地電圧に
接続される。最後に、第１のインバータ１１の出力およ
び第２のインバータ１５の出力は、Ｐチャネル短絡トラ
ンジスタ２７に接続され、トランジスタ２７のゲートに
信号ＯＥが与えられる。
【００３０】この発明に従った出力段の動作は以下のと
おりである。イネーブル信号ＯＥが論理値「１」に等し
い、すなわち出力段がイネーブルされると仮定する。
「１」が入力セクション１の非反転入力ＤＡＴＡｘに存
在し、「０」が反転入力ＤＡＴＡｎに存在すると、入力
トランジスタ２はオンに切換えられる。周期的なまたは
偶発的なパルス信号であるサンプリング信号ＬＯＡＤに
よって、第１のサンプリングトランジスタ４もまたオン
に切換えられる。この態様では、ラッチ回路６の第１の
ノードＬは接地に接続される、すなわち、論理値「０」
に設定される。したがって、ラッチ回路６の第２のノー
ドＲおよび第１のインバータ１１の入力は論理レベル
「１」に達する。ゆえに、第１のインバータ１１の出力
は「０」であり、これがプッシュプル段２３のＰチャネ
ルトランジスタ２４のゲートに与えられる。
おりである。イネーブル信号ＯＥが論理値「１」に等し
い、すなわち出力段がイネーブルされると仮定する。
「１」が入力セクション１の非反転入力ＤＡＴＡｘに存
在し、「０」が反転入力ＤＡＴＡｎに存在すると、入力
トランジスタ２はオンに切換えられる。周期的なまたは
偶発的なパルス信号であるサンプリング信号ＬＯＡＤに
よって、第１のサンプリングトランジスタ４もまたオン
に切換えられる。この態様では、ラッチ回路６の第１の
ノードＬは接地に接続される、すなわち、論理値「０」
に設定される。したがって、ラッチ回路６の第２のノー
ドＲおよび第１のインバータ１１の入力は論理レベル
「１」に達する。ゆえに、第１のインバータ１１の出力
は「０」であり、これがプッシュプル段２３のＰチャネ
ルトランジスタ２４のゲートに与えられる。
【００３１】他方の側では、ラッチ回路６の第１のノー
ドＬは「０」に設定されているので、第２のインバータ
１５の出力は「１」であり、第３のインバータ１９の出
力は「０」である。第３のインバータ１９の出力によ
り、プッシュプル段２３のＮチャネルトランジスタ２５
のゲートは「０」に設定される。接地トランジスタ２２
もまた、同じラインを「０」レベルに設定する。
ドＬは「０」に設定されているので、第２のインバータ
１５の出力は「１」であり、第３のインバータ１９の出
力は「０」である。第３のインバータ１９の出力によ
り、プッシュプル段２３のＮチャネルトランジスタ２５
のゲートは「０」に設定される。接地トランジスタ２２
もまた、同じラインを「０」レベルに設定する。
【００３２】この態様において、プッシュプル段２３の
両トランジスタ２４および２５には論理レベル「０」が
あり、出力ＯＵＴはトランジスタ２４によって電源電圧
ＶDDに設定される、すなわち、論理レベル「１」に設定
される。
両トランジスタ２４および２５には論理レベル「０」が
あり、出力ＯＵＴはトランジスタ２４によって電源電圧
ＶDDに設定される、すなわち、論理レベル「１」に設定
される。
【００３３】トランジスタ２５は、比較的大きい幅（速
度）を有するトランジスタ１６および２１によって、な
らびにラッチに直接に接続されかつ比較的大きな幅を有
するトランジスタ２２によって、「０」に設定されるの
に対して、トランジスタ２４は比較的狭い（遅い）トラ
ンジスタ１３によって「０」に設定されているので、Ｎ
チャネルトランジスタ２５はＰチャネルトランジスタ２
４より迅速に「０」に設定されることに注目されたい。
度）を有するトランジスタ１６および２１によって、な
らびにラッチに直接に接続されかつ比較的大きな幅を有
するトランジスタ２２によって、「０」に設定されるの
に対して、トランジスタ２４は比較的狭い（遅い）トラ
ンジスタ１３によって「０」に設定されているので、Ｎ
チャネルトランジスタ２５はＰチャネルトランジスタ２
４より迅速に「０」に設定されることに注目されたい。
【００３４】同様に、非反転入力ＤＡＴＡｘに「０」が
あって反転入力ＤＡＴＡｎに「１」があるとき、Ｐチャ
ネルトランジスタ２４はＮチャネルトランジスタ２５よ
り速くレベル「１」に達する。これは、トランジスタ２
４が比較的広いトランジスタ１２によって「１」に設定
されているのに対して、トランジスタ２５を「１」に設
定するトランジスタ１７および２０は比較的狭い（遅
い）ためである。
あって反転入力ＤＡＴＡｎに「１」があるとき、Ｐチャ
ネルトランジスタ２４はＮチャネルトランジスタ２５よ
り速くレベル「１」に達する。これは、トランジスタ２
４が比較的広いトランジスタ１２によって「１」に設定
されているのに対して、トランジスタ２５を「１」に設
定するトランジスタ１７および２０は比較的狭い（遅
い）ためである。
【００３５】この態様では、クローバ電流は回避され
る。なぜならプッシュプル段２３の２つのトランジスタ
２４および２５は同時にはオンに切換えられ得ないから
である。
る。なぜならプッシュプル段２３の２つのトランジスタ
２４および２５は同時にはオンに切換えられ得ないから
である。
【００３６】ＯＥ＝１、ＤＡＴＡｘ＝０、ＤＡＴＡｎ＝
１の回路の動作は説明されない。なぜならそれは前の説
明から明らかであるからである。
１の回路の動作は説明されない。なぜならそれは前の説
明から明らかであるからである。
【００３７】ここでイネーブル信号が非活性化される、
すなわち、ＯＥ＝０であると仮定する。非反転入力ＤＡ
ＴＡｘ＝１および反転入力ＤＡＴＡｎ＝０では、ラッチ
回路６の第１のノードＬは「０」に設定され、これに対
して第２のノードＲは「１」に設定される。
すなわち、ＯＥ＝０であると仮定する。非反転入力ＤＡ
ＴＡｘ＝１および反転入力ＤＡＴＡｎ＝０では、ラッチ
回路６の第１のノードＬは「０」に設定され、これに対
して第２のノードＲは「１」に設定される。
【００３８】第１のノードＬにより、第２のインバータ
１５の出力は「１」に設定され、第３のインバータの出
力は「０」に設定される。この論理レベルはＮチャネル
トランジスタ２５のゲートに与えられ、これは明らかに
オンに切換えられない。
１５の出力は「１」に設定され、第３のインバータの出
力は「０」に設定される。この論理レベルはＮチャネル
トランジスタ２５のゲートに与えられ、これは明らかに
オンに切換えられない。
【００３９】他方の側では、ラッチ回路６の第２のノー
ドＲにより、第１のインバータ１１のトランジスタ１３
はオンに切換えられるが、インバータ１１の出力は論理
値「０」に設定されない。なぜならイネーブリングトラ
ンジスタ１４がオフであるからである。ゆえに、インバ
ータ１１の出力はフローティング型である。しかしなが
ら、短絡トランジスタ２７はオンであるので、それによ
り第１のインバータ１１の出力は第２のインバータ１５
の出力の論理値に設定される、すなわち、論理レベル
「１」に設定される。この態様において、「１」がＰチ
ャネルトランジスタ２４のゲートに与えられ、このトラ
ンジスタはオンに切換えられない。プッシュプル段２３
のトランジスタ２４および２５両方がオンに切換えられ
るわけではないので、出力端子ＯＵＴはフローティング
論理レベルを有する。
ドＲにより、第１のインバータ１１のトランジスタ１３
はオンに切換えられるが、インバータ１１の出力は論理
値「０」に設定されない。なぜならイネーブリングトラ
ンジスタ１４がオフであるからである。ゆえに、インバ
ータ１１の出力はフローティング型である。しかしなが
ら、短絡トランジスタ２７はオンであるので、それによ
り第１のインバータ１１の出力は第２のインバータ１５
の出力の論理値に設定される、すなわち、論理レベル
「１」に設定される。この態様において、「１」がＰチ
ャネルトランジスタ２４のゲートに与えられ、このトラ
ンジスタはオンに切換えられない。プッシュプル段２３
のトランジスタ２４および２５両方がオンに切換えられ
るわけではないので、出力端子ＯＵＴはフローティング
論理レベルを有する。
【００４０】この態様において、「３状態」として既知
の３つのレベルにおける段の出力が得られる。
の３つのレベルにおける段の出力が得られる。
【００４１】ＯＥ＝０、ＤＡＴＡｘ＝０、およびＤＡＴ
Ａｎ＝１である装置の動作を前の説明から容易に推定す
ることができる。
Ａｎ＝１である装置の動作を前の説明から容易に推定す
ることができる。
【００４２】図２は、特にプッシュプル段２３のトラン
ジスタの充電および／または放電速度に関して、この発
明に従った出力段の改良された実施例を示している。
ジスタの充電および／または放電速度に関して、この発
明に従った出力段の改良された実施例を示している。
【００４３】図２の回路は、プッシュプル段２３用の充
電および／または放電セクションを含む点を除いて、図
１の回路とほぼ同一である。この充電および放電セクシ
ョンは参照数字２８によって示されている。セクション
２８は、プッシュプル段２３のトランジスタ２４を放電
するようにされた第１の放電Ｎチャネルトランジスタ２
９を含む。トランジスタ２９は、放電キャパシタ３０に
直列接続され、放電キャパシタ３０は次に接地ＧＮＤに
接続される。トランジスタ２９のゲートはラッチ回路６
の第２のノードＲに接続される。さらに、第２の放電Ｎ
チャネルトランジスタ３１はキャパシタ３０に直列接続
され、トランジスタ２９に並列接続され、かつキャパシ
タ３０をそれが接続されている接地の方に放電するよう
にされる。トランジスタ３１のゲートはラッチ回路６の
第１のノードＬに接続される。
電および／または放電セクションを含む点を除いて、図
１の回路とほぼ同一である。この充電および放電セクシ
ョンは参照数字２８によって示されている。セクション
２８は、プッシュプル段２３のトランジスタ２４を放電
するようにされた第１の放電Ｎチャネルトランジスタ２
９を含む。トランジスタ２９は、放電キャパシタ３０に
直列接続され、放電キャパシタ３０は次に接地ＧＮＤに
接続される。トランジスタ２９のゲートはラッチ回路６
の第２のノードＲに接続される。さらに、第２の放電Ｎ
チャネルトランジスタ３１はキャパシタ３０に直列接続
され、トランジスタ２９に並列接続され、かつキャパシ
タ３０をそれが接続されている接地の方に放電するよう
にされる。トランジスタ３１のゲートはラッチ回路６の
第１のノードＬに接続される。
【００４４】充電および放電セクション２８はまた、そ
れが直列接続されるプッシュプル段２３のＰチャネルト
ランジスタ２５を充電するようにされた第１の充電Ｐチ
ャネルトランジスタ３２を含む。トランジスタ３２のゲ
ートは、第２のインバータ１５の出力に接続される。ト
ランジスタ３２は、充電トランジスタ３２を横切ってト
ランジスタ２５を充電するようにされた充電キャパシタ
３３に直列接続される。キャパシタ３３はその他方の端
子で接地に接続される。電源電圧ＶDDに接続された第２
の充電Ｐチャネルトランジスタ３４は、充電キャパシタ
３３に直列接続され、第１の充電トランジスタ３２に並
列接続される。第２の充電トランジスタ３４のゲート
は、ラッチ回路６の第１のノードＬに接続される。
れが直列接続されるプッシュプル段２３のＰチャネルト
ランジスタ２５を充電するようにされた第１の充電Ｐチ
ャネルトランジスタ３２を含む。トランジスタ３２のゲ
ートは、第２のインバータ１５の出力に接続される。ト
ランジスタ３２は、充電トランジスタ３２を横切ってト
ランジスタ２５を充電するようにされた充電キャパシタ
３３に直列接続される。キャパシタ３３はその他方の端
子で接地に接続される。電源電圧ＶDDに接続された第２
の充電Ｐチャネルトランジスタ３４は、充電キャパシタ
３３に直列接続され、第１の充電トランジスタ３２に並
列接続される。第２の充電トランジスタ３４のゲート
は、ラッチ回路６の第１のノードＬに接続される。
【００４５】キャパシタ３０および３３の寸法は、プッ
シュプル段２３のトランジスタ２４および２５のゲート
の活性化電圧が最終プッシュプル段の最大電流パルスを
制限し、トランジスタ２４および２５上の勾配ｄＶ／ｄ
Ｔを小さくして、ノイズを引き起こす容量性／誘導性現
象（振動）を低減するような電圧になるように設定され
る。
シュプル段２３のトランジスタ２４および２５のゲート
の活性化電圧が最終プッシュプル段の最大電流パルスを
制限し、トランジスタ２４および２５上の勾配ｄＶ／ｄ
Ｔを小さくして、ノイズを引き起こす容量性／誘導性現
象（振動）を低減するような電圧になるように設定され
る。
【００４６】充電および放電セクション２８を除く出力
段の部分の動作は図１の回路の動作と同一であるので、
充電および放電セクション２８の動作だけが以下で説明
される。
段の部分の動作は図１の回路の動作と同一であるので、
充電および放電セクション２８の動作だけが以下で説明
される。
【００４７】ラッチ回路６の第１のノードＬが論理レベ
ル「１」に設定され、第２のノードＲが論理レベル
「０」に設定されると仮定する。プッシュプル段２３の
トランジスタのゲートに存在する論理レベルは「１」で
あるので、トランジスタ２５はオンに切換えられる。し
かしながら、「１」が第２のインバータ１５の出力に存
在するので、第１の充電トランジスタ３２もまたオンに
切換えられる。トランジスタ３２は、以下で説明される
ように、予め充電された充電キャパシタ３３にかかる電
圧ＶDDでトランジスタ２５のゲートを充電する。
ル「１」に設定され、第２のノードＲが論理レベル
「０」に設定されると仮定する。プッシュプル段２３の
トランジスタのゲートに存在する論理レベルは「１」で
あるので、トランジスタ２５はオンに切換えられる。し
かしながら、「１」が第２のインバータ１５の出力に存
在するので、第１の充電トランジスタ３２もまたオンに
切換えられる。トランジスタ３２は、以下で説明される
ように、予め充電された充電キャパシタ３３にかかる電
圧ＶDDでトランジスタ２５のゲートを充電する。
【００４８】同時に、第１の放電トランジスタ２９はオ
フに切換えられ、これに対して第２の放電トランジスタ
３１はオンに切換えられて放電キャパシタ３０の電荷を
放出して、前記キャパシタにかかる電圧を接地値に設定
する。
フに切換えられ、これに対して第２の放電トランジスタ
３１はオンに切換えられて放電キャパシタ３０の電荷を
放出して、前記キャパシタにかかる電圧を接地値に設定
する。
【００４９】ラッチ回路６がその状態を変えるとき、す
なわち、第１のノードＬが「０」に設定されかつ第２の
ノードＲが「１」に設定されるとき、プッシュプル段２
３のトランジスタのゲートには論理レベル「０」があ
る。ゆえにＰチャネルトランジスタ２４はオンに切換え
られる。さらに、第１の放電トランジスタ２９もまたオ
ンに切換えられ、トランジスタ２４のゲートに存在する
電荷を放電キャパシタ３０上に放出する。同時に、第１
の充電トランジスタはオフに切換えられ、一方、第２の
充電トランジスタはオンに切換えられてキャパシタ３３
を電源電圧ＶDDで充電する。
なわち、第１のノードＬが「０」に設定されかつ第２の
ノードＲが「１」に設定されるとき、プッシュプル段２
３のトランジスタのゲートには論理レベル「０」があ
る。ゆえにＰチャネルトランジスタ２４はオンに切換え
られる。さらに、第１の放電トランジスタ２９もまたオ
ンに切換えられ、トランジスタ２４のゲートに存在する
電荷を放電キャパシタ３０上に放出する。同時に、第１
の充電トランジスタはオフに切換えられ、一方、第２の
充電トランジスタはオンに切換えられてキャパシタ３３
を電源電圧ＶDDで充電する。
【００５０】図３および図４は、この発明に従った段の
いくつかのノードにかかる電圧のさまざまな波形を示
す。ノードＬおよびノードＲは、ラッチ回路６の第１の
ノードおよび第２のノードである。ノードＤＡＴＡｘ
は、入力セクション１の非反転入力のノードである。ノ
ードＤは、プッシュプル段２３のトランジスタ２４のゲ
ートである。ノードＥは、プッシュプル段２３のトラン
ジスタ２５のゲートである。ノードＯＵＴは、この発明
に従った段の出力である。
いくつかのノードにかかる電圧のさまざまな波形を示
す。ノードＬおよびノードＲは、ラッチ回路６の第１の
ノードおよび第２のノードである。ノードＤＡＴＡｘ
は、入力セクション１の非反転入力のノードである。ノ
ードＤは、プッシュプル段２３のトランジスタ２４のゲ
ートである。ノードＥは、プッシュプル段２３のトラン
ジスタ２５のゲートである。ノードＯＵＴは、この発明
に従った段の出力である。
【００５１】図３を参照して、入力データＤＡＴＡｘが
レベル「１」に上がると、第２のノードＲは、ラッチ６
の構成（トランジスタの相対速度）のために、同時に
「０」に降下する。その直後に、それを駆動するトラン
ジスタの速度のために、ノードＤ（オフに切換えられる
トランジスタ２４のゲート）がレベル「１」に上がる。
これが生じて初めて、ラッチ６の第１のノードＬは
「１」に上がる。ノードＥ（オンに切換えられるトラン
ジスタ２５のゲート）にかかる電圧は代わりに、最初
に、トランジスタ２５のゲートへのキャパシタ３３の容
量性放電のために非常に急な勾配で上がる。トランジス
タ２５は素早く最適レベルを設定する。その電圧は抵抗
トランジスタ２０によって緩やかな勾配となってその漸
近レベルＶDDまで上がり続ける。図３に示されているよ
うに、線形の態様（定電流におけるキャパシタ２６の放
電）を有する勾配で出力ＯＵＴは降下する。
レベル「１」に上がると、第２のノードＲは、ラッチ６
の構成（トランジスタの相対速度）のために、同時に
「０」に降下する。その直後に、それを駆動するトラン
ジスタの速度のために、ノードＤ（オフに切換えられる
トランジスタ２４のゲート）がレベル「１」に上がる。
これが生じて初めて、ラッチ６の第１のノードＬは
「１」に上がる。ノードＥ（オンに切換えられるトラン
ジスタ２５のゲート）にかかる電圧は代わりに、最初
に、トランジスタ２５のゲートへのキャパシタ３３の容
量性放電のために非常に急な勾配で上がる。トランジス
タ２５は素早く最適レベルを設定する。その電圧は抵抗
トランジスタ２０によって緩やかな勾配となってその漸
近レベルＶDDまで上がり続ける。図３に示されているよ
うに、線形の態様（定電流におけるキャパシタ２６の放
電）を有する勾配で出力ＯＵＴは降下する。
【００５２】図４を参照して、逆の場合が示されてい
る。入力データＤＡＴＡｘ（図示せず）が「０」に降下
すると、ラッチ６の構成のために、その直後に第１のノ
ードＬが降下する。このノードにノードＥ（オフに切換
えられるトランジスタ２５のゲート）がすぐに追従し、
その後初めて、ノードＲが値「１」に上がる。ノードＤ
（オンに切換えられるトランジスタ２４のゲート）はま
ず、（トランジスタ２４のゲートを最適な値にまで放電
する）充電および放電セクション２８のために、非常に
急な勾配で降下し、そして、トランジスタ１３および１
４の抵抗経路のために、緩やかな勾配でＧＮＤまでのそ
の完全な放電を続ける。
る。入力データＤＡＴＡｘ（図示せず）が「０」に降下
すると、ラッチ６の構成のために、その直後に第１のノ
ードＬが降下する。このノードにノードＥ（オフに切換
えられるトランジスタ２５のゲート）がすぐに追従し、
その後初めて、ノードＲが値「１」に上がる。ノードＤ
（オンに切換えられるトランジスタ２４のゲート）はま
ず、（トランジスタ２４のゲートを最適な値にまで放電
する）充電および放電セクション２８のために、非常に
急な勾配で降下し、そして、トランジスタ１３および１
４の抵抗経路のために、緩やかな勾配でＧＮＤまでのそ
の完全な放電を続ける。
【００５３】出力ＯＵＴは実質的にキャパシタ２６の定
電流において充電する。プッシュプル段の一方のトラン
ジスタは常に他方のトランジスタがオンに切り換えられ
る前にオフに切換えられるため、クローバ電流がなくな
ることが注目され得る。さらに、出力トランジスタの迅
速な充電／放電の急な勾配のために、段の出力にあるノ
イズはかなり低減される。
電流において充電する。プッシュプル段の一方のトラン
ジスタは常に他方のトランジスタがオンに切り換えられ
る前にオフに切換えられるため、クローバ電流がなくな
ることが注目され得る。さらに、出力トランジスタの迅
速な充電／放電の急な勾配のために、段の出力にあるノ
イズはかなり低減される。
【００５４】図５および図６それぞれは、充電および放
電セクション２８があるときとないときのプッシュプル
段２３のトランジスタ２４および２５の電流の態様をプ
ロットする。信号ＯＵＴはセクション２８があるときの
電流を示し、信号ＯＵＴ′はセクション２８がないとき
の電流をプロットする。はっきりと示されているよう
に、電流ピークの振幅はかなり低減され、プッシュプル
段２３によって生成されたノイズに関して第１の改良点
が与えられる。さらに、パルス勾配はかなり低減され、
これによって、常に集積回路の出力のボンディングに繋
がる誘導性効果もまたかなり低減される。
電セクション２８があるときとないときのプッシュプル
段２３のトランジスタ２４および２５の電流の態様をプ
ロットする。信号ＯＵＴはセクション２８があるときの
電流を示し、信号ＯＵＴ′はセクション２８がないとき
の電流をプロットする。はっきりと示されているよう
に、電流ピークの振幅はかなり低減され、プッシュプル
段２３によって生成されたノイズに関して第１の改良点
が与えられる。さらに、パルス勾配はかなり低減され、
これによって、常に集積回路の出力のボンディングに繋
がる誘導性効果もまたかなり低減される。
【００５５】前述から、少なくとも意図された目標およ
び目的がこの発明によって十分に達成されることが明ら
かである。
び目的がこの発明によって十分に達成されることが明ら
かである。
【００５６】このように考え出された発明は多くの修正
および変形の余地があり、そのすべては発明の概念の範
囲内にある。
および変形の余地があり、そのすべては発明の概念の範
囲内にある。
【００５７】このため、たとえば、トランジスタの極性
は逆にされてもよい。さらに、示されたトランジスタは
ＭＯＳＦＥＴ型であるが、それらもまた他の種類のもの
であり得る。
は逆にされてもよい。さらに、示されたトランジスタは
ＭＯＳＦＥＴ型であるが、それらもまた他の種類のもの
であり得る。
【００５８】最後に、すべての細部は技術的に等価な他
のものに取替えられてもよい。実際、形状および寸法の
みならず使用される材料も、要件に従って何であっても
よく、前掲の特許請求の範囲の保護範囲をそれによって
放棄することはない。
のものに取替えられてもよい。実際、形状および寸法の
みならず使用される材料も、要件に従って何であっても
よく、前掲の特許請求の範囲の保護範囲をそれによって
放棄することはない。
【００５９】この発明の少なくとも１つの例示的実施例
をこのように述べてきたが、さまざまな変更、修正、お
よび改良がすぐに当業者に思いつくであろう。そのよう
な変更、修正、および改良はこの発明の精神および範囲
内にあることが意図されている。したがって、前の説明
は単なる例であって制限するものとして意図されていな
い。この発明は前掲の特許請求の範囲に規定されるもの
およびその均等物によってのみ制限される。
をこのように述べてきたが、さまざまな変更、修正、お
よび改良がすぐに当業者に思いつくであろう。そのよう
な変更、修正、および改良はこの発明の精神および範囲
内にあることが意図されている。したがって、前の説明
は単なる例であって制限するものとして意図されていな
い。この発明は前掲の特許請求の範囲に規定されるもの
およびその均等物によってのみ制限される。
【図１】この発明に従った段の回路図である。
【図２】この発明に従った出力段の改良された回路図で
ある。
ある。
【図３】段入力にあり第１の論理レベルを有する入力デ
ータのための、この発明に従った出力段のさまざまなノ
ードにある電圧の波形のプロットの図である。
ータのための、この発明に従った出力段のさまざまなノ
ードにある電圧の波形のプロットの図である。
【図４】段入力にあり第２の論理レベルを有する入力デ
ータのための、この発明に従った出力段のさまざまなノ
ードにある電圧の波形のプロットの図である。
ータのための、この発明に従った出力段のさまざまなノ
ードにある電圧の波形のプロットの図である。
【図５】プッシュプル段のＰチャネルトランジスタの電
流のプロットの図である。
流のプロットの図である。
【図６】プッシュプル段のＮチャネルトランジスタの電
流のプロットの図である。
流のプロットの図である。
１ 入力セクション ６ ラッチ回路 １１ 第１のインバータ １５ 第２のインバータ １９ 第３のインバータ ２２ 接地トランジスタ ２３ プッシュプル段
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ルイジ・パスクッチ イタリア、（プロビンス・オブ・ミラ ノ）、20099、セスト・サン・ジョバンニ、 ビア・フェッラーラ、26
Claims (21)
- 【請求項１】 集積回路用の、特に電子メモリ用の出力
段であって、 入力データを獲得するようにされた入力セクションと、 第１の出力および第２の出力を有しかつ前記入力セクシ
ョンに接続されたラッチと、 前記第２の出力に接続された第１のインバータと、 前記第１の出力に接続された第２のインバータと、 前記第２のインバータの出力に接続された第３のインバ
ータと、 前記ラッチ回路の前記第２の出力によって駆動されかつ
前記第３のインバータの出力を接地に接続するようにさ
れた接地トランジスタと、 前記第１のインバータおよび第３のインバータの出力に
よって駆動されたプッシュプル段とを含む、出力段。 - 【請求項２】 前記第１のインバータおよび第２のイン
バータは、仮想接地型である、請求項１に記載の出力
段。 - 【請求項３】 前記第１のインバータの出力を前記第２
のインバータの出力に接続するための短絡トランジスタ
と、前記第１のインバータと前記ラッチ回路の前記第１
の出力との間に介挿された第１のイネーブリングトラン
ジスタと、前記第２のインバータと前記ラッチ回路の前
記第２の出力との間に介挿された第２のイネーブリング
トランジスタとをさらに含む、請求項１に記載の出力
段。 - 【請求項４】 前記入力セクションは、反転入力と非反
転入力とを含む、請求項１に記載の出力段。 - 【請求項５】 前記入力セクションは、前記入力をサン
プリングするための手段を含む、請求項１に記載の出力
段。 - 【請求項６】 前記非反転入力は、接地に接続された第
１のトランジスタを駆動し、前記反転入力は、接地に接
続された第２のトランジスタを駆動する、請求項４に記
載の出力段。 - 【請求項７】 前記サンプリング手段は、前記第１のト
ランジスタに直列接続される第３のトランジスタと、前
記第２のトランジスタに直列接続される第４のトランジ
スタとを含み、前記第３のトランジスタおよび第４のト
ランジスタはサンプリング信号によって駆動される、請
求項５に記載の出力段。 - 【請求項８】 前記ラッチ回路は、第１の極性の第１の
トランジスタを含み、前記第１のトランジスタは第２の
極性の第２のトランジスタに直列接続され、前記第１の
極性の第３のトランジスタを含み、前記第３のトランジ
スタは前記第２の極性の第４のトランジスタに直列接続
され、前記第１の出力は、前記第１のトランジスタと第
２のトランジスタとの間に介挿され、前記第２の出力
は、前記第３のトランジスタと第４のトランジスタとの
間に介挿され、前記第１の出力は、前記第３のトランジ
スタのゲートと第４のトランジスタのゲートとに接続さ
れ、前記第２の出力は、前記第１のトランジスタのゲー
トと第２のトランジスタのゲートとに接続される、請求
項１に記載の出力段。 - 【請求項９】 前記第１のトランジスタおよび第３のト
ランジスタは、前記第２のトランジスタおよび第４のト
ランジスタよりも低速である、請求項８に記載の出力
段。 - 【請求項１０】 前記第１のインバータは、前記第２の
極性の第２のトランジスタに直列接続される前記第１の
極性の第１のトランジスタを含み、前記インバータの入
力は前記トランジスタのゲートによって構成され、出力
は前記第１のトランジスタと第２のトランジスタとの間
に介挿される、請求項１に記載の出力段。 - 【請求項１１】 前記第１のトランジスタは前記第２の
トランジスタより高速である、請求項１０に記載の出力
段。 - 【請求項１２】 前記第２のインバータは、前記第２の
極性の第２のトランジスタに直列接続される前記第１の
極性の第１のトランジスタを含み、前記インバータの入
力は前記トランジスタのゲートによって構成され、出力
は前記第１のトランジスタと第２のトランジスタとの間
に介挿される、請求項１に記載の出力段。 - 【請求項１３】 前記第１のトランジスタは前記第２の
トランジスタよりも高速である、請求項１２に記載の出
力段。 - 【請求項１４】 前記第３のインバータは、前記第１の
極性の第２のトランジスタに直列接続される前記第２の
極性の第１のトランジスタを含み、前記インバータの入
力は前記トランジスタのゲートによって構成され、出力
は前記第１のトランジスタと第２のトランジスタとの間
に介挿される、請求項１に記載の出力段。 - 【請求項１５】 前記第２のトランジスタは、前記第１
のトランジスタより高速である、請求項１４に記載の出
力段。 - 【請求項１６】 前記接地トランジスタは、前記第１の
トランジスタより高速である、請求項１４に記載の出力
段。 - 【請求項１７】 前記プッシュプル段は、前記第２の極
性の第２のトランジスタに接続される、前記第１の極性
の第１のトランジスタを含む、請求項１に記載の出力
段。 - 【請求項１８】 前記第１のトランジスタのゲートの放
電および前記第２のトランジスタのゲートの充電をそれ
らの動作の間に迅速に行なうようにされる、前記プッシ
ュプル段を充電しかつ放電するためのセクションをさら
に含む、請求項１７に記載の出力段。 - 【請求項１９】 前記充電および放電セクションは、第
１の迅速な放電キャパシタと第２の迅速な充電キャパシ
タとを含む、請求項１８に記載の出力段。 - 【請求項２０】 前記充電および放電セクションは、前
記放電キャパシタを前記プッシュプル段の前記第１のト
ランジスタのゲートに接続する、前記第２の極性の第１
のトランジスタと、前記放電キャパシタを前記プッシュ
プル段の前記第２のトランジスタのゲートに接続する、
第２のトランジスタとを含み、前記第１のトランジスタ
は、前記ラッチ回路の前記第２の出力によって駆動さ
れ、前記第２のトランジスタは、前記第２のインバータ
の出力によって駆動される、請求項１９に記載の出力
段。 - 【請求項２１】 前記充電および放電セクションは、前
記放電キャパシタを接地に接続する、前記第２の極性の
第３のトランジスタと、前記充電キャパシタを電源電圧
に接続する、前記第１の極性の第４のトランジスタとを
含み、前記第３のトランジスタおよび第４のトランジス
タは、前記ラッチ回路の前記第１の出力によって駆動さ
れる、請求項２０に記載の出力段。
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|---|---|---|---|
| EP95830211A EP0743648B1 (en) | 1995-05-19 | 1995-05-19 | Output stage for integrated circuits, particularly for electronic memories |
| IT95830211:9 | 1995-05-19 |
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| Publication Number | Publication Date |
|---|---|
| JPH0917187A true JPH0917187A (ja) | 1997-01-17 |
Family
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Family Applications (1)
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|---|---|---|---|
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|---|---|
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| EP (1) | EP0743648B1 (ja) |
| JP (1) | JPH0917187A (ja) |
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- 1995-05-19 DE DE69515991T patent/DE69515991T2/de not_active Expired - Fee Related
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1996
- 1996-05-17 US US08/649,468 patent/US5657276A/en not_active Expired - Lifetime
- 1996-05-17 JP JP8123422A patent/JPH0917187A/ja active Pending
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