JPH0521450B2 - - Google Patents
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- JPH0521450B2 JPH0521450B2 JP18909286A JP18909286A JPH0521450B2 JP H0521450 B2 JPH0521450 B2 JP H0521450B2 JP 18909286 A JP18909286 A JP 18909286A JP 18909286 A JP18909286 A JP 18909286A JP H0521450 B2 JPH0521450 B2 JP H0521450B2
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- Japan
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- transistor
- circuit
- output
- pull
- base
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
- H03K19/0136—Modifications for accelerating switching in bipolar transistor circuits by means of a pull-up or down element
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/088—Transistor-transistor logic
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Power Engineering (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
〔概要〕
本発明は、出力トランジスタがカツトオフする
とき、該出力トランジスタのベースに発生する不
要な電荷を本発明のプルダウントランジスタによ
り有効に抜くことができる。これにより出力トラ
ンジスタのカツトオフ時間が短縮され、回路動作
の高速化を図ることが可能となる。
とき、該出力トランジスタのベースに発生する不
要な電荷を本発明のプルダウントランジスタによ
り有効に抜くことができる。これにより出力トラ
ンジスタのカツトオフ時間が短縮され、回路動作
の高速化を図ることが可能となる。
本発明は半導体論理回路に関するものであり、
更に詳しく言えばバイポーラトランジスタからな
る半導体論理回路の構成に関するものである。
更に詳しく言えばバイポーラトランジスタからな
る半導体論理回路の構成に関するものである。
第５図は従来例のインバータ機能の回路図であ
る。図において１はPNPトランジスタＴ１から
なる入力回路、２はNPNトランジスタＴ２から
なるレベルシフトトランジスタである。また３は
NPNトランジスタＴ３からなるフエーズスプリ
ツトトランジスタ、４はNPNトランジスタＴ４，
Ｔ５および抵抗Ｒ４，Ｒ５からなるプルアツプ回
路、５はNPNトランジスタＴ６および抵抗Ｒ６，
Ｒ７からなるプルダウン回路、６はNPNトラン
ジスタＴ７からなる出力トランジスタである。な
おＲ１，Ｒ２はプルアツプ抵抗、Ｒ８はプルダウ
ン抵抗、Ｄ１は高周波特性改良用のダイオードで
ある。
る。図において１はPNPトランジスタＴ１から
なる入力回路、２はNPNトランジスタＴ２から
なるレベルシフトトランジスタである。また３は
NPNトランジスタＴ３からなるフエーズスプリ
ツトトランジスタ、４はNPNトランジスタＴ４，
Ｔ５および抵抗Ｒ４，Ｒ５からなるプルアツプ回
路、５はNPNトランジスタＴ６および抵抗Ｒ６，
Ｒ７からなるプルダウン回路、６はNPNトラン
ジスタＴ７からなる出力トランジスタである。な
おＲ１，Ｒ２はプルアツプ抵抗、Ｒ８はプルダウ
ン抵抗、Ｄ１は高周波特性改良用のダイオードで
ある。
次に第５図の回路の動作について説明する。入
力電圧“Ｈ”レベルのとき、Ｔ１がオフ、Ｔ２と
Ｔ３がオンする。従つてプルアツプ回路４がオ
フ、プルダウン回路５および出力トランジスタが
オンするので、回路の出力は“Ｌ”レベルとな
る。次に入力電圧が“Ｌ”レベルに変化すると、
Ｔ１がオン、Ｔ２とＴ３がオフする。従つてプル
アツプ回路４がオン、プルダウン回路５および出
力トランジスタがオフするので、回路の出力は
“Ｈ”レベルとなる。
力電圧“Ｈ”レベルのとき、Ｔ１がオフ、Ｔ２と
Ｔ３がオンする。従つてプルアツプ回路４がオ
フ、プルダウン回路５および出力トランジスタが
オンするので、回路の出力は“Ｌ”レベルとな
る。次に入力電圧が“Ｌ”レベルに変化すると、
Ｔ１がオン、Ｔ２とＴ３がオフする。従つてプル
アツプ回路４がオン、プルダウン回路５および出
力トランジスタがオフするので、回路の出力は
“Ｈ”レベルとなる。
このように、第５図の回路はインバータ動作を
行い、またプルアツプ回路４はアクテイブ・プル
アツプ構成およびプルダウン回路５はアクテイ
ブ・プルダウン構成であるから、そのスイツチン
グスピードは速い。
行い、またプルアツプ回路４はアクテイブ・プル
アツプ構成およびプルダウン回路５はアクテイ
ブ・プルダウン構成であるから、そのスイツチン
グスピードは速い。
ところで従来例の回路によれば、出力が“Ｌ”
から“Ｈ”に変化するとき、第６図に示すように
立ち上がりの途中で一端下がつて再び立ち上がつ
たり（同図ａ）、あるいは立ち上がりの途中で立
ち上がりが遅くなつて段部が現れる（同図ｂ）な
ど出力波形が歪み、このため次段回路が誤動作し
たり、高速駆動できない場合があつた。特に次段
回路が容量性負荷（例えばMOS回路）やプルダ
ウン負荷のときこの傾向が強いが、その原因は次
の理由であると推定される。
から“Ｈ”に変化するとき、第６図に示すように
立ち上がりの途中で一端下がつて再び立ち上がつ
たり（同図ａ）、あるいは立ち上がりの途中で立
ち上がりが遅くなつて段部が現れる（同図ｂ）な
ど出力波形が歪み、このため次段回路が誤動作し
たり、高速駆動できない場合があつた。特に次段
回路が容量性負荷（例えばMOS回路）やプルダ
ウン負荷のときこの傾向が強いが、その原因は次
の理由であると推定される。
次段回路が容量性負荷又はプルダウン負荷のと
き、出力トランジスタ６（Ｔ７）にはほとんど電
流（IOL）が流れていない。このためＴ７のVBEは
低く、Ｔ６にはほとんど電流が流れていない。こ
の状態において入力が“Ｈから“Ｌ”、すなわち
出力が“Ｌ”から“Ｈ”に変化するとき、ミラー
効果によりＴ７のベース・コレクタ容量CCBを介
してＴ７のベースに電圧が加わり、Ｔ７にベース
電流が流れて該Ｔ７がオンする。このため回路の
出力は“Ｌ”から“Ｈ”への立ち上がりの途中で
“Ｌ”側へ引つ張られて前述のような波形となる。
き、出力トランジスタ６（Ｔ７）にはほとんど電
流（IOL）が流れていない。このためＴ７のVBEは
低く、Ｔ６にはほとんど電流が流れていない。こ
の状態において入力が“Ｈから“Ｌ”、すなわち
出力が“Ｌ”から“Ｈ”に変化するとき、ミラー
効果によりＴ７のベース・コレクタ容量CCBを介
してＴ７のベースに電圧が加わり、Ｔ７にベース
電流が流れて該Ｔ７がオンする。このため回路の
出力は“Ｌ”から“Ｈ”への立ち上がりの途中で
“Ｌ”側へ引つ張られて前述のような波形となる。
なお次段回路から出力電流（IOL）が充分流れ
込んでいるとき（次段が容量性負荷又はプルダウ
ン負荷でないとき）には、プルダウン回路のＴ６
にも電流が流れている。この場合には前述のミラ
ー効果によりＴ７のベースに電荷が現われたとし
ても、該Ｔ６を介して接地電源に抜き出すことが
できるので、Ｔ７はほとんどオンしない。従つて
この場合には出力波形の歪みは極めて小さい。
込んでいるとき（次段が容量性負荷又はプルダウ
ン負荷でないとき）には、プルダウン回路のＴ６
にも電流が流れている。この場合には前述のミラ
ー効果によりＴ７のベースに電荷が現われたとし
ても、該Ｔ６を介して接地電源に抜き出すことが
できるので、Ｔ７はほとんどオンしない。従つて
この場合には出力波形の歪みは極めて小さい。
本発明はかかる従来の問題点に鑑みて創作され
たものであり、回路の出力負荷に種類のいかんに
かかわらず、高速の動作が可能な半導体論理回路
の提供を目的とする。
たものであり、回路の出力負荷に種類のいかんに
かかわらず、高速の動作が可能な半導体論理回路
の提供を目的とする。
本発明のフエーズスプリツトトランジスタと、
該フエーズスプリツトトランジスタのコレクタ出
力を入力とするプルアツプ回路と、該フエーズス
プリツトトランジスタのエミツタ出力をベース入
力とする出力トランジスタとを有する半導体論理
回路において、コレクタが第１の抵抗を介して前
記出力トランジスタのベース入力および前記フエ
ーズスプリツトトランジスタのエミツタ出力に接
続され、ベースが第２の抵抗を介して前記フエー
ズスプリツトトランジスタのベース入力に接続さ
れ、かつエミツタが接地電源に接続されたプルダ
ウントランジスタを設けたことを特徴とする。
該フエーズスプリツトトランジスタのコレクタ出
力を入力とするプルアツプ回路と、該フエーズス
プリツトトランジスタのエミツタ出力をベース入
力とする出力トランジスタとを有する半導体論理
回路において、コレクタが第１の抵抗を介して前
記出力トランジスタのベース入力および前記フエ
ーズスプリツトトランジスタのエミツタ出力に接
続され、ベースが第２の抵抗を介して前記フエー
ズスプリツトトランジスタのベース入力に接続さ
れ、かつエミツタが接地電源に接続されたプルダ
ウントランジスタを設けたことを特徴とする。
本発明のプルダウントランジスタのベース入力
は第２の抵抗を介してフエーズスプリツトトラン
ジスタのベース入力に接続されている。
は第２の抵抗を介してフエーズスプリツトトラン
ジスタのベース入力に接続されている。
従つて回路の出力が“Ｌ”レベルのとき、該回
路の出力負荷の種類に関係なく、プルダウントラ
ンジスタはオンして若干の電流が流れている。こ
のため出力が“Ｌ”から“Ｈ”に変化してミラー
効果により出力トランジスタのベースに電荷が現
われるとき、オン状態のプルダウントランジスタ
を介して該電荷を有効に抜き出すことができるの
で、出力トランジスタはオンしない。これにより
出力が立ち上がるときの波形の歪みの防止が可能
となる。
路の出力負荷の種類に関係なく、プルダウントラ
ンジスタはオンして若干の電流が流れている。こ
のため出力が“Ｌ”から“Ｈ”に変化してミラー
効果により出力トランジスタのベースに電荷が現
われるとき、オン状態のプルダウントランジスタ
を介して該電荷を有効に抜き出すことができるの
で、出力トランジスタはオンしない。これにより
出力が立ち上がるときの波形の歪みの防止が可能
となる。
次に図を参照しながら本発明の実施例について
説明する。第１図は本発明の実施例に係る半導体
論理回路の回路図である。第５図の回路と異なる
点はプルダウン回路５と抵抗Ｒ８の代わりに
NPNトランジスタＴ８からなるプルダウントラ
ンジスタと抵抗Ｒ９，Ｒ１０とを設けたことであ
る。すなわちＴ８のコレクタは抵抗Ｒ９を介して
フエーズスプリツトトランジスタ３，Ｔ３のエミ
ツタと出力トランジスタ６，Ｔ７のベースに接続
され、ベースは抵抗Ｒ１０を介してフエーズスプ
リツトトランジスタ３，Ｔ３のベースとレベルシ
フトトランジスタ２，Ｔ２のエミツタに接続され
ている。またエミツタはGND端子に接続されて
いる。
説明する。第１図は本発明の実施例に係る半導体
論理回路の回路図である。第５図の回路と異なる
点はプルダウン回路５と抵抗Ｒ８の代わりに
NPNトランジスタＴ８からなるプルダウントラ
ンジスタと抵抗Ｒ９，Ｒ１０とを設けたことであ
る。すなわちＴ８のコレクタは抵抗Ｒ９を介して
フエーズスプリツトトランジスタ３，Ｔ３のエミ
ツタと出力トランジスタ６，Ｔ７のベースに接続
され、ベースは抵抗Ｒ１０を介してフエーズスプ
リツトトランジスタ３，Ｔ３のベースとレベルシ
フトトランジスタ２，Ｔ２のエミツタに接続され
ている。またエミツタはGND端子に接続されて
いる。
次に第１図の回路の動作について説明する。入
力電圧が“Ｈ”のときＴ１がオフ、Ｔ２，Ｔ３お
よびＴ８がオンする。これによりプルアツプ回路
４がオフし、出力トランジスタ６，Ｔ７がオンす
るので出力は“Ｌ”となる。
力電圧が“Ｈ”のときＴ１がオフ、Ｔ２，Ｔ３お
よびＴ８がオンする。これによりプルアツプ回路
４がオフし、出力トランジスタ６，Ｔ７がオンす
るので出力は“Ｌ”となる。
次に入力電圧が“Ｈ”から“Ｌ”に変化すると
き、Ｔ１がオフからオン、Ｔ２，Ｔ３，Ｔ８がオ
ンからオフへ、従つてプルアツプ回路４がオフか
らオンへ出力トランジスタ６がオンからオフへと
変化し始める。このため回路の出力も立ち上がり
始め、ある時点でミラー効果によりＴ７のCCBを
介して該Ｔ７のベースに電荷が発生する。しかし
Ｔ８はその時点においてもＲ１０を介してベース
電流が若干供給されてオンしているのでＴ７のベ
ースに生成する電荷を有効に吸収してGND側に
流すことができる。これにより出力が“Ｌ”から
“Ｈ”に変化するとき従来発生していた出力波形
の歪みを防止することができるので、次段回路を
高速にかつ、適正に駆動することが可能となる。
き、Ｔ１がオフからオン、Ｔ２，Ｔ３，Ｔ８がオ
ンからオフへ、従つてプルアツプ回路４がオフか
らオンへ出力トランジスタ６がオンからオフへと
変化し始める。このため回路の出力も立ち上がり
始め、ある時点でミラー効果によりＴ７のCCBを
介して該Ｔ７のベースに電荷が発生する。しかし
Ｔ８はその時点においてもＲ１０を介してベース
電流が若干供給されてオンしているのでＴ７のベ
ースに生成する電荷を有効に吸収してGND側に
流すことができる。これにより出力が“Ｌ”から
“Ｈ”に変化するとき従来発生していた出力波形
の歪みを防止することができるので、次段回路を
高速にかつ、適正に駆動することが可能となる。
第２図は本発明の第２の実施例に係る半導体論
理回路の回路図であり、第１図は回路と異なる点
は、第１図の回路のＴ８のベースにプルダウン抵
抗Ｒ１１を付加したことである。これにより第１
図の回路で得られる作用効果の他に、第３図に示
すように、第１図の回路の入出力トランスフアカ
ーブの特性を改善することが可能となる。すなわ
ち第１図の回路において、出力が“Ｌ”になる入
力電圧の大きさは、VBE7（Ｔ７）＋VBE3（Ｔ３）＋
VBE2（Ｔ２）−VBE1（Ｔ１）で与えられる（第３図
のＢ点）。しかし入力電圧が、VBE2（Ｔ２）＋VBE3
（Ｔ３）＋VCE8（T8）−VBE1（Ｔ１）より大きくなる
とＴ３がオンするので、出力電圧の低下が始まる
（第３図のＡ点）。そこで第２図の回路のように、
プルダウン抵抗Ｒ１１を設けると、出力電圧が変
化する入力電圧を、VBE2（Ｔ２）＋Ｉ×Ｒ１０＋
VBE8（Ｔ８）−VBE1（Ｔ１）にすることができる。
なおＩはＲ１０に流れる電流である。いまＩ×Ｒ
１０VBEとなるようにＲ１０の大きさは定めて
おけば、出力が“０”となる入力電圧とほぼ同じ
にすることができるので、第１図の回路のような
出力電圧の低下を防止することが可能となる。
理回路の回路図であり、第１図は回路と異なる点
は、第１図の回路のＴ８のベースにプルダウン抵
抗Ｒ１１を付加したことである。これにより第１
図の回路で得られる作用効果の他に、第３図に示
すように、第１図の回路の入出力トランスフアカ
ーブの特性を改善することが可能となる。すなわ
ち第１図の回路において、出力が“Ｌ”になる入
力電圧の大きさは、VBE7（Ｔ７）＋VBE3（Ｔ３）＋
VBE2（Ｔ２）−VBE1（Ｔ１）で与えられる（第３図
のＢ点）。しかし入力電圧が、VBE2（Ｔ２）＋VBE3
（Ｔ３）＋VCE8（T8）−VBE1（Ｔ１）より大きくなる
とＴ３がオンするので、出力電圧の低下が始まる
（第３図のＡ点）。そこで第２図の回路のように、
プルダウン抵抗Ｒ１１を設けると、出力電圧が変
化する入力電圧を、VBE2（Ｔ２）＋Ｉ×Ｒ１０＋
VBE8（Ｔ８）−VBE1（Ｔ１）にすることができる。
なおＩはＲ１０に流れる電流である。いまＩ×Ｒ
１０VBEとなるようにＲ１０の大きさは定めて
おけば、出力が“０”となる入力電圧とほぼ同じ
にすることができるので、第１図の回路のような
出力電圧の低下を防止することが可能となる。
第４図は本発明の第３の発明の実施例に係る半
導体論理回路の回路図であり、第１図の回路と異
なる点は第１図の回路のＴ８のベースとＲ１０と
の間にレベルシフトダイオードＤ２を付加したこ
とである。かかる方法によつても出力電圧が
“Ｌ”に変化し始める入力電圧をほぼVBE電圧程
度、シフトすることができるので、第２図の回路
と同様に入出力トランスフアカーブの特性を改善
することができる。
導体論理回路の回路図であり、第１図の回路と異
なる点は第１図の回路のＴ８のベースとＲ１０と
の間にレベルシフトダイオードＤ２を付加したこ
とである。かかる方法によつても出力電圧が
“Ｌ”に変化し始める入力電圧をほぼVBE電圧程
度、シフトすることができるので、第２図の回路
と同様に入出力トランスフアカーブの特性を改善
することができる。
特に本発明の実施例によれば、入力がＨ→Ｌに
変化したとき、Ｔ２とＴ３がカツトオフし、次に
Ｔ７とＴ８がカツトオフする。この時Ｔ８のベー
スに蓄積した電荷は、Ｄ２とダイオードの逆方向
特性により、Ｄ２→Ｒ１０→Ｄ１→入力のパスで
は放電することができないので、Ｔ８のカツトオ
フ時間を遅らせることができる。これにより、Ｔ
７のベース蓄積電荷を十分に吸収することができ
るので、出力トランジスタのカツトオフを速くす
ることが可能となる。
変化したとき、Ｔ２とＴ３がカツトオフし、次に
Ｔ７とＴ８がカツトオフする。この時Ｔ８のベー
スに蓄積した電荷は、Ｄ２とダイオードの逆方向
特性により、Ｄ２→Ｒ１０→Ｄ１→入力のパスで
は放電することができないので、Ｔ８のカツトオ
フ時間を遅らせることができる。これにより、Ｔ
７のベース蓄積電荷を十分に吸収することができ
るので、出力トランジスタのカツトオフを速くす
ることが可能となる。
また入力がＬ→Ｈに変化したとき、Ｄ２のレベ
ルシフト作用により、Ｔ８のオン時間を遅らせる
ことができるので、Ｔ３およびＴ７のオン時間を
速くすることができる。
ルシフト作用により、Ｔ８のオン時間を遅らせる
ことができるので、Ｔ３およびＴ７のオン時間を
速くすることができる。
すなわち、Ｄ２がない場合には、入力がＬ→Ｈ
に変化し、Ｔ３のベース電位がＬ→Ｈに変化し
て、VBE７＋VBE３以上になつたとき、Ｔ３とＴ
７がオンする。一方、Ｔ８は、Ｔ３のベース電位
がVBE８以上になればオンするため、Ｒ１０が十
分に小さい抵抗値のときは、Ｔ３やＴ７よりも、
Ｔ８の方が先にオンしてしまうという、不都合が
生じる。
に変化し、Ｔ３のベース電位がＬ→Ｈに変化し
て、VBE７＋VBE３以上になつたとき、Ｔ３とＴ
７がオンする。一方、Ｔ８は、Ｔ３のベース電位
がVBE８以上になればオンするため、Ｒ１０が十
分に小さい抵抗値のときは、Ｔ３やＴ７よりも、
Ｔ８の方が先にオンしてしまうという、不都合が
生じる。
しかし、実施例のように、Ｄ２を設けているこ
とにより、Ｔ８は、Ｔ３のベース電位がVBE８＋
VF２以上にならないと、オンすることができな
くなる。
とにより、Ｔ８は、Ｔ３のベース電位がVBE８＋
VF２以上にならないと、オンすることができな
くなる。
ここで、VBE７＋VBE３≒VBE８＋VF２なので、
Ｒ１０の分だけ、Ｔ８のオン時間を遅らすことが
でき、その分、Ｔ７のオン時間を速くすることが
可能になる。
Ｒ１０の分だけ、Ｔ８のオン時間を遅らすことが
でき、その分、Ｔ７のオン時間を速くすることが
可能になる。
なお、VBE３はＴ３のベース・エミツタ間順方
向電圧、VBE７はＴ７のベース・エミツタ間順方
向電圧、VBE８はＴ８のベース・エミツタ間順方
向電圧、VF２はＤ２の順方向電圧である。
向電圧、VBE７はＴ７のベース・エミツタ間順方
向電圧、VBE８はＴ８のベース・エミツタ間順方
向電圧、VF２はＤ２の順方向電圧である。
このようにして、回路のスイツチングスピード
の一層の高速化が可能となる。
の一層の高速化が可能となる。
また図示しないが、第１図、第２図および第４
図の回路のＴ８のベースとGND端子との間に容
量を付加することにより、Ｔ８のオン、オフのタ
イミングを遅らせることができ、これによりアク
テイブ・プルダウンの効果を増して回路動作をよ
り高速化することが可能となる。
図の回路のＴ８のベースとGND端子との間に容
量を付加することにより、Ｔ８のオン、オフのタ
イミングを遅らせることができ、これによりアク
テイブ・プルダウンの効果を増して回路動作をよ
り高速化することが可能となる。
以上説明したように、本発明のプルダウントラ
ンジスタによれば、出力トランジスタのベースに
生成された不要な電荷を出力負荷の種類に関係な
く有効に抜くことができるので、出力トランジス
タのカツトオフ時間を短縮することができる。こ
れにより回路動作の高速化および出力波形の歪み
を防止することが可能となる。
ンジスタによれば、出力トランジスタのベースに
生成された不要な電荷を出力負荷の種類に関係な
く有効に抜くことができるので、出力トランジス
タのカツトオフ時間を短縮することができる。こ
れにより回路動作の高速化および出力波形の歪み
を防止することが可能となる。
第１図は本発明の実施例の回路図、第２図は本
発明の第２の実施例の回路図、第３図は第１図の
回路と第２図の回路の入出力特性を示す図、第４
図は本発明の第３の実施例の回路図、第５図は従
来例に係る回路図、第６図は第５図の出力変化を
説明する波形図である。 符号の説明、１……入力回路、２……レベルシ
フトトランジスタ、３……フエーズスプリツトト
ランジスタ、４……プルアツプ回路、５……プル
ダウン回路、６……出力トランジスタ、７……プ
ルダウントランジスタ、Ｔ１〜Ｔ８……トランジ
スタ、Ｒ１〜Ｒ１１……抵抗、Ｄ１，Ｄ２……ダ
イオード。
発明の第２の実施例の回路図、第３図は第１図の
回路と第２図の回路の入出力特性を示す図、第４
図は本発明の第３の実施例の回路図、第５図は従
来例に係る回路図、第６図は第５図の出力変化を
説明する波形図である。 符号の説明、１……入力回路、２……レベルシ
フトトランジスタ、３……フエーズスプリツトト
ランジスタ、４……プルアツプ回路、５……プル
ダウン回路、６……出力トランジスタ、７……プ
ルダウントランジスタ、Ｔ１〜Ｔ８……トランジ
スタ、Ｒ１〜Ｒ１１……抵抗、Ｄ１，Ｄ２……ダ
イオード。
Claims (1)
- 【特許請求の範囲】 １ フエーズスプリツトトランジスタと、該フエ
ーズスプリツトトランジスタのコレクタ出力を入
力とするプルアツプ回路と、該フエーズスプリツ
トトランジスタのエミツタ出力をベース入力とす
る出力トランジスタとを有する半導体論理回路に
おいて、 コレクタが第１の抵抗を介して前記出力トラン
ジスタのベース入力および前記フエーズスプリツ
トトランジスタのエミツタ出力に接続され、ベー
スが第２の抵抗を介して前記フエーズスプリツト
トランジスタのベース入力に接続され、かつエミ
ツタが接地電源に接続されたプルダウントランジ
スタを設けたことを特徴とする半導体論理回路。 ２ 前記プルダウントランジスタのベース入力と
接地電源との間に第３の抵抗を設けたことを特徴
とする特許請求の範囲第１項に記載の半導体論理
回路。 ３ 前記プルダウントランジスタのベース入力と
第２の抵抗との間にレベルシフト用のダイオード
を設けたことを特徴とする特許請求の範囲第１項
に記載の半導体論理回路。 ４ 前記プルダウントランジスタのベース入力と
接地電源との間に容量を設けたことを特徴とする
特許請求の範囲第１項〜第３項に記載の半導体論
理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18909286A JPS6345916A (ja) | 1986-08-12 | 1986-08-12 | 半導体論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18909286A JPS6345916A (ja) | 1986-08-12 | 1986-08-12 | 半導体論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6345916A JPS6345916A (ja) | 1988-02-26 |
| JPH0521450B2 true JPH0521450B2 (ja) | 1993-03-24 |
Family
ID=16235198
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18909286A Granted JPS6345916A (ja) | 1986-08-12 | 1986-08-12 | 半導体論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6345916A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0736507B2 (ja) * | 1989-02-02 | 1995-04-19 | 株式会社東芝 | 半導体論理回路 |
-
1986
- 1986-08-12 JP JP18909286A patent/JPS6345916A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6345916A (ja) | 1988-02-26 |
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