JPH0521457A - Ｍｏｓトランジスタの製造方法 - Google Patents
Ｍｏｓトランジスタの製造方法Info
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- JPH0521457A JPH0521457A JP19978091A JP19978091A JPH0521457A JP H0521457 A JPH0521457 A JP H0521457A JP 19978091 A JP19978091 A JP 19978091A JP 19978091 A JP19978091 A JP 19978091A JP H0521457 A JPH0521457 A JP H0521457A
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- gate electrode
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- oxide film
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 ソース・ドレインの低濃度拡散層をゲート電
極下基板内に浅く形成し、パンチスルー耐圧を増大させ
る。簡便な製造方法とする。 【構成】 ゲート電極の側端を、酸化と酸化膜除去によ
り基板面から持ち上げ、その構造で斜めイオン注入を行
う。ゲート電極側端を基板面から持ち上げることにより
障害物がなくなるので、斜めイオン注入でゲート電極下
基板内に浅く低濃度拡散層を形成できる。
極下基板内に浅く形成し、パンチスルー耐圧を増大させ
る。簡便な製造方法とする。 【構成】 ゲート電極の側端を、酸化と酸化膜除去によ
り基板面から持ち上げ、その構造で斜めイオン注入を行
う。ゲート電極側端を基板面から持ち上げることにより
障害物がなくなるので、斜めイオン注入でゲート電極下
基板内に浅く低濃度拡散層を形成できる。
Description
【０００１】
【産業上の利用分野】この発明は、ソース・ドレインの
拡散層をゲート電極にオーバーラップさせるオーバーラ
ップＬＤＤ構造のＭＯＳトランジスタの製造方法に関す
る。
拡散層をゲート電極にオーバーラップさせるオーバーラ
ップＬＤＤ構造のＭＯＳトランジスタの製造方法に関す
る。
【０００２】
【従来の技術】従来、ＭＯＳトランジスタでは、ドレイ
ン近傍の電界緩和を目的として、ソース・ドレイン拡散
層に低濃度拡散層を設けたＬＤＤ構造が採用されてい
る。しかしながら、ＬＤＤ構造では、ソース・ドレイン
の高濃度拡散層および低濃度拡散層がゲート電極から離
れるため、ホットキャリアの注入により素子劣化し易い
という欠点があった。
ン近傍の電界緩和を目的として、ソース・ドレイン拡散
層に低濃度拡散層を設けたＬＤＤ構造が採用されてい
る。しかしながら、ＬＤＤ構造では、ソース・ドレイン
の高濃度拡散層および低濃度拡散層がゲート電極から離
れるため、ホットキャリアの注入により素子劣化し易い
という欠点があった。
【０００３】そこで、ＩＥＤＭ 87 P38 〜P41 あるいは
ＶＬＳＩ 1988 P15 〜P16 に示されるように、ソース・
ドレインの拡散層をゲート電極にオーバーラップさせた
オーバーラップＬＤＤ構造のＭＯＳトランジスタが開発
されている。
ＶＬＳＩ 1988 P15 〜P16 に示されるように、ソース・
ドレインの拡散層をゲート電極にオーバーラップさせた
オーバーラップＬＤＤ構造のＭＯＳトランジスタが開発
されている。
【０００４】そのオーバーラップＬＤＤ構造ＭＯＳトラ
ンジスタの従来の製造方法を図２および図３を参照して
説明する。図２は、ＩＥＤＭ 87 P38 〜P41 に開示され
た第１の方法で、まず図２（ａ）に示すようにシリコン
基板１に酸化膜２と第１ポリシリコン３を順次形成した
後、該第１ポリシリコン３表面に自然酸化膜４を形成す
る。その後、その上に更に第２ポリシリコン５を堆積さ
せ、その上にＣＶＤ酸化膜のパターン６を形成する。
ンジスタの従来の製造方法を図２および図３を参照して
説明する。図２は、ＩＥＤＭ 87 P38 〜P41 に開示され
た第１の方法で、まず図２（ａ）に示すようにシリコン
基板１に酸化膜２と第１ポリシリコン３を順次形成した
後、該第１ポリシリコン３表面に自然酸化膜４を形成す
る。その後、その上に更に第２ポリシリコン５を堆積さ
せ、その上にＣＶＤ酸化膜のパターン６を形成する。
【０００５】次に、ＣＶＤ酸化膜のパターン６をマスク
として自然酸化膜４をストッパとして第２ポリシリコン
５を図２（ｂ）に示すようにエッチングし、その後、第
１ポリシリコン３を通してイオン注入法により基板１内
に低濃度拡散層７を形成する。
として自然酸化膜４をストッパとして第２ポリシリコン
５を図２（ｂ）に示すようにエッチングし、その後、第
１ポリシリコン３を通してイオン注入法により基板１内
に低濃度拡散層７を形成する。
【０００６】その後、再びＣＶＤ酸化膜を全面に堆積さ
せ、その酸化膜８と第１ポリシリコン３を図２（ｃ）に
示すようにパターニングした後、該酸化膜８と酸化膜パ
ターン６をマスクとしてイオン注入法により図２（ｂ）
に示すように基板１内に高濃度拡散層９を形成する。
せ、その酸化膜８と第１ポリシリコン３を図２（ｃ）に
示すようにパターニングした後、該酸化膜８と酸化膜パ
ターン６をマスクとしてイオン注入法により図２（ｂ）
に示すように基板１内に高濃度拡散層９を形成する。
【０００７】図３は第２の方法で、ＶＬＳＩ 1988 P15
〜P16 に開示された方法である。この方法では、基板１
１上にゲート酸化膜１２とポリシリコンゲート電極１３
を形成した後、矢印ａで示す斜めイオン注入法で低濃度
拡散層１４を基板１１内に形成し、矢印ｂで示す真上か
らのイオン注入で高濃度拡散層１５を基板１１内に形成
する。
〜P16 に開示された方法である。この方法では、基板１
１上にゲート酸化膜１２とポリシリコンゲート電極１３
を形成した後、矢印ａで示す斜めイオン注入法で低濃度
拡散層１４を基板１１内に形成し、矢印ｂで示す真上か
らのイオン注入で高濃度拡散層１５を基板１１内に形成
する。
【０００８】
【発明が解決しようとする課題】しかしながら、上記の
ような従来の製造方法では次のような欠点があった。
図２に示した第１の方法では、第２ポリシリコン５の
エッチングの際のストッパとして自然酸化膜４を用いて
いるが、この自然酸化膜４の膜厚制御が難しく、製造
上、難点がある。 図３に示した第２の方法では、製
造方法は簡便であるが、低濃度拡散層１４が基板１１の
深くまで拡散するため、パンチスルー耐圧が低い欠点が
ある。
ような従来の製造方法では次のような欠点があった。
図２に示した第１の方法では、第２ポリシリコン５の
エッチングの際のストッパとして自然酸化膜４を用いて
いるが、この自然酸化膜４の膜厚制御が難しく、製造
上、難点がある。 図３に示した第２の方法では、製
造方法は簡便であるが、低濃度拡散層１４が基板１１の
深くまで拡散するため、パンチスルー耐圧が低い欠点が
ある。
【０００９】この発明は上記の点に鑑みなされたもの
で、簡便な製造方法であり、しかも高いパンチスルー耐
圧を得られるオーバーラップＬＤＤ構造ＭＯＳトランジ
スタの製造方法を提供することを目的とする。
で、簡便な製造方法であり、しかも高いパンチスルー耐
圧を得られるオーバーラップＬＤＤ構造ＭＯＳトランジ
スタの製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】この発明は、オーバーラ
ップＬＤＤ構造ＭＯＳトランジスタの製造方法におい
て、半導体基板上にゲート絶縁膜とゲート電極を形成し
た後、酸化と酸化膜除去によりゲート電極の側端が基板
面上に持ち上がった構造を得、その構造で斜めイオン注
入によりゲート電極下の基板内にソース・ドレインの低
濃度拡散層を形成するようにしたものである。
ップＬＤＤ構造ＭＯＳトランジスタの製造方法におい
て、半導体基板上にゲート絶縁膜とゲート電極を形成し
た後、酸化と酸化膜除去によりゲート電極の側端が基板
面上に持ち上がった構造を得、その構造で斜めイオン注
入によりゲート電極下の基板内にソース・ドレインの低
濃度拡散層を形成するようにしたものである。
【００１１】
【作用】ゲート電極の側端が基板面上に持ち上がった構
造とすれば、障害物がなくなるため、斜めイオン注入に
よりゲート電極下の基板内に浅く低濃度拡散層を形成で
きる。低濃度拡散層が浅く形成されることにより、パン
チスルー耐圧が増大する。
造とすれば、障害物がなくなるため、斜めイオン注入に
よりゲート電極下の基板内に浅く低濃度拡散層を形成で
きる。低濃度拡散層が浅く形成されることにより、パン
チスルー耐圧が増大する。
【００１２】
【実施例】以下この発明の一実施例を図１を参照して説
明する。まずＰ型シリコン基板２１の表面に熱酸化膜
（ゲート酸化膜）２２を形成する。次に基板２１上の全
面にポリシリコンを例えば２０００〜３０００Å堆積さ
せ、それを、熱酸化膜２２をストッパとしてパターニン
グすることによりゲート電極２３を形成する。その後、
熱酸化膜２２もゲート電極２３と同一パターンにパター
ニングする。その後、ゲート電極２３をマスクとして真
上からのイオン注入（エネルギー４０keV ，ドーズ量１
×１０16cm-2）を行い、ソース・ドレインの高濃度拡散
層２４を基板２１内に形成する。（以上図１（ａ）参
照）
明する。まずＰ型シリコン基板２１の表面に熱酸化膜
（ゲート酸化膜）２２を形成する。次に基板２１上の全
面にポリシリコンを例えば２０００〜３０００Å堆積さ
せ、それを、熱酸化膜２２をストッパとしてパターニン
グすることによりゲート電極２３を形成する。その後、
熱酸化膜２２もゲート電極２３と同一パターンにパター
ニングする。その後、ゲート電極２３をマスクとして真
上からのイオン注入（エネルギー４０keV ，ドーズ量１
×１０16cm-2）を行い、ソース・ドレインの高濃度拡散
層２４を基板２１内に形成する。（以上図１（ａ）参
照）
【００１３】その後、基板２１表面およびゲート電極２
３表面の全面に通常のウエット酸化法により図１（ｂ）
に示すようにシリコン酸化膜２５を例えば厚さ１０００
Å程度形成する。この時、ゲート電極２３の側端と基板
２１との界面においては、バーズビーク２５ａが発生す
る。このバーズビーク２５ａによりゲート電極２３の側
端は基板面より持ち上げられる。
３表面の全面に通常のウエット酸化法により図１（ｂ）
に示すようにシリコン酸化膜２５を例えば厚さ１０００
Å程度形成する。この時、ゲート電極２３の側端と基板
２１との界面においては、バーズビーク２５ａが発生す
る。このバーズビーク２５ａによりゲート電極２３の側
端は基板面より持ち上げられる。
【００１４】次にシリコン酸化膜２５を除去し、再度通
常のドライ酸化法を用いて全面に図１（ｃ）に示すよう
に〜１００Å程度酸化膜２６を形成した後、斜めイオン
注入（角度３０°，エネルギー６０keV ，ドーズ量１×
１０13cm-2）を行い、ゲート電極２３下の基板２１内に
ソース・ドレインの低濃度拡散層２７を形成する。この
時、ゲート電極２３の側端が基板面より持ち上がってい
て、障害物がないので、斜めイオン注入により基板２１
内に浅く低濃度拡散層２７を形成できる。
常のドライ酸化法を用いて全面に図１（ｃ）に示すよう
に〜１００Å程度酸化膜２６を形成した後、斜めイオン
注入（角度３０°，エネルギー６０keV ，ドーズ量１×
１０13cm-2）を行い、ゲート電極２３下の基板２１内に
ソース・ドレインの低濃度拡散層２７を形成する。この
時、ゲート電極２３の側端が基板面より持ち上がってい
て、障害物がないので、斜めイオン注入により基板２１
内に浅く低濃度拡散層２７を形成できる。
【００１５】その後、全面に中間絶縁膜として図１
（ｄ）に示すようにＣＶＤ−ＳｉＯ2 膜２８を堆積さ
せ、コンタクトホール２９を開け、図示しない金属配線
を形成して全工程を終了する。
（ｄ）に示すようにＣＶＤ−ＳｉＯ2 膜２８を堆積さ
せ、コンタクトホール２９を開け、図示しない金属配線
を形成して全工程を終了する。
【００１６】
【発明の効果】以上詳細に説明したように、この発明に
よれば、酸化と酸化膜除去によりゲート電極側端を基板
面から持ち上げ、障害物を除去した状態で斜めイオン注
入を行うようにしたので、ソース・ドレインの低濃度拡
散層をゲート電極下の基板内に浅く形成することができ
る。そして、低濃度拡散層を浅く形成できたことから、
パンチスルー耐圧を高くとることができる。またこの発
明の方法は簡便な製造方法であり、実用性が高いという
効果も有する。
よれば、酸化と酸化膜除去によりゲート電極側端を基板
面から持ち上げ、障害物を除去した状態で斜めイオン注
入を行うようにしたので、ソース・ドレインの低濃度拡
散層をゲート電極下の基板内に浅く形成することができ
る。そして、低濃度拡散層を浅く形成できたことから、
パンチスルー耐圧を高くとることができる。またこの発
明の方法は簡便な製造方法であり、実用性が高いという
効果も有する。
【図１】この発明の一実施例を示す工程断面図である。
【図２】従来の第１の方法を示す工程断面図である。
【図３】従来の第２の方法を示す断面図である。
２１ Ｐ型シリコン基板 ２２ 熱酸化膜 ２３ ゲート電極 ２４ 高濃度拡散層 ２５ シリコン酸化膜 ２５ａ バーズビーク ２７ 低濃度拡散層
Claims (1)
- 【特許請求の範囲】 【請求項１】 オーバーラップＬＤＤ構造ＭＯＳトラン
ジスタの製造方法において、半導体基板上にゲート絶縁
膜とゲート電極を形成した後、前記半導体基板を酸化し
て形成した酸化膜を除去することによりゲート電極の側
端が基板面上に持ち上がった構造を得、その構造で斜め
イオン注入によりゲート電極下の基板内にソース・ドレ
インの低濃度拡散層を形成するようにしたＭＯＳトラン
ジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19978091A JPH0521457A (ja) | 1991-07-16 | 1991-07-16 | Ｍｏｓトランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19978091A JPH0521457A (ja) | 1991-07-16 | 1991-07-16 | Ｍｏｓトランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0521457A true JPH0521457A (ja) | 1993-01-29 |
Family
ID=16413489
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19978091A Pending JPH0521457A (ja) | 1991-07-16 | 1991-07-16 | Ｍｏｓトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0521457A (ja) |
-
1991
- 1991-07-16 JP JP19978091A patent/JPH0521457A/ja active Pending
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