JPH06104276A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPH06104276A JPH06104276A JP4249081A JP24908192A JPH06104276A JP H06104276 A JPH06104276 A JP H06104276A JP 4249081 A JP4249081 A JP 4249081A JP 24908192 A JP24908192 A JP 24908192A JP H06104276 A JPH06104276 A JP H06104276A
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- JP
- Japan
- Prior art keywords
- insulating film
- gate electrode
- concentration diffusion
- diffusion layer
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Electrodes Of Semiconductors (AREA)
- Local Oxidation Of Silicon (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 多結晶シリコン層と高融点金属層からなるゲ
ート電極を有するＬＤＤ構造のＭＯＳトランジスタにお
いてソース、ドレインとなる低濃度拡散層の抵抗を下
げ、かつ信頼性を向上させる。 【構成】 一方導電型の半導体基板１の上にゲート絶縁
膜２が形成されており、ゲート絶縁膜２の上に多結晶シ
リコン層４と高融点金属層５からなるゲート電極６が形
成されており、ゲート電極６の上には第１の絶縁膜１１
と第２の絶縁膜７が積層して形成されており、ゲート電
極６の側面には第２の絶縁膜７と第３の絶縁膜９が積層
して形成されており、かつ半導体基板１にはゲート電極
６をマスクとする他方導電型の低濃度拡散層８と第３の
絶縁膜９をマスクとし低濃度拡散層８の一部に重なる他
方導電型の高濃度拡散層１０が形成されている。
ート電極を有するＬＤＤ構造のＭＯＳトランジスタにお
いてソース、ドレインとなる低濃度拡散層の抵抗を下
げ、かつ信頼性を向上させる。 【構成】 一方導電型の半導体基板１の上にゲート絶縁
膜２が形成されており、ゲート絶縁膜２の上に多結晶シ
リコン層４と高融点金属層５からなるゲート電極６が形
成されており、ゲート電極６の上には第１の絶縁膜１１
と第２の絶縁膜７が積層して形成されており、ゲート電
極６の側面には第２の絶縁膜７と第３の絶縁膜９が積層
して形成されており、かつ半導体基板１にはゲート電極
６をマスクとする他方導電型の低濃度拡散層８と第３の
絶縁膜９をマスクとし低濃度拡散層８の一部に重なる他
方導電型の高濃度拡散層１０が形成されている。
Description
【０００１】
【産業上の利用分野】本発明は、高集積度高信頼性の半
導体装置およびその製造方法に関する。
導体装置およびその製造方法に関する。
【０００２】
【従来の技術】近年、半導体装置の高密度化にともなっ
て高速化や低消費電力化のためにゲ−ト電極上の多結晶
シリコン層のシ−ト抵抗やコンタクト抵抗の低抵抗化が
望まれている。そのために、ゲ−ト電極上の多結晶シリ
コン層の上に高融点金属層を堆積させた構造が用いられ
ている。
て高速化や低消費電力化のためにゲ−ト電極上の多結晶
シリコン層のシ−ト抵抗やコンタクト抵抗の低抵抗化が
望まれている。そのために、ゲ−ト電極上の多結晶シリ
コン層の上に高融点金属層を堆積させた構造が用いられ
ている。
【０００３】以下に従来の半導体装置について説明す
る。図４は従来の半導体装置の要部断面図であり、ゲ−
トパタ−ニングを行った後のＮチャンネルトランジスタ
の断面を示している。図４に示すようにＰ型シリコン基
板１の上にゲート酸化膜３を介して多結晶シリコン層４
と高融点金属層５からなるゲート電極６が形成されてい
る。Ｐ型シリコン基板１にはゲート電極６をマスクとし
てイオン注入により低濃度拡散層８が形成されている。
ゲート電極６の外側にはサイドウォ−ル９をマスクとし
てイオン注入により高濃度拡散層１０が形成されてい
る。
る。図４は従来の半導体装置の要部断面図であり、ゲ−
トパタ−ニングを行った後のＮチャンネルトランジスタ
の断面を示している。図４に示すようにＰ型シリコン基
板１の上にゲート酸化膜３を介して多結晶シリコン層４
と高融点金属層５からなるゲート電極６が形成されてい
る。Ｐ型シリコン基板１にはゲート電極６をマスクとし
てイオン注入により低濃度拡散層８が形成されている。
ゲート電極６の外側にはサイドウォ−ル９をマスクとし
てイオン注入により高濃度拡散層１０が形成されてい
る。
【０００４】このようなＮチャンネルＭＯＳトランジス
タは以下のようにして形成される。まずＰ型シリコン基
板１の上にゲート酸化膜３を介して多結晶シリコン層４
と高融点金属層５を堆積した後フォトレジストをマスク
として多結晶シリコン層４と高融点金属層５をエッチン
グしてゲ−ト電極６を形成する。次にゲート電極６をマ
スクとしてりんイオンまたはひ素イオンをＰ型シリコン
基板１の表面に注入し低濃度拡散層８を形成する。次に
Ｐ型シリコン基板１の表面に酸化膜を堆積しエッチバッ
ク法を用いて酸化膜をエッチングし、サイドウォ−ル９
を形成する。次にＰ型シリコン基板１の表面にサイドウ
ォ−ル９をマスクとしてひ素イオンを注入し高濃度拡散
層１０を形成した後、活性化熱処理を行いトランジスタ
が完成する。
タは以下のようにして形成される。まずＰ型シリコン基
板１の上にゲート酸化膜３を介して多結晶シリコン層４
と高融点金属層５を堆積した後フォトレジストをマスク
として多結晶シリコン層４と高融点金属層５をエッチン
グしてゲ−ト電極６を形成する。次にゲート電極６をマ
スクとしてりんイオンまたはひ素イオンをＰ型シリコン
基板１の表面に注入し低濃度拡散層８を形成する。次に
Ｐ型シリコン基板１の表面に酸化膜を堆積しエッチバッ
ク法を用いて酸化膜をエッチングし、サイドウォ−ル９
を形成する。次にＰ型シリコン基板１の表面にサイドウ
ォ−ル９をマスクとしてひ素イオンを注入し高濃度拡散
層１０を形成した後、活性化熱処理を行いトランジスタ
が完成する。
【０００５】
【発明が解決しようとする課題】しかしながら上記の従
来の構成では、浅い接合を得ようとすると低濃度拡散層
８の活性化を高濃度拡散層１０の形成後に行うために低
濃度拡散層８の活性化に十分な温度、時間がかけられ
ず、一方高濃度拡散層１０の形成前に低濃度拡散層８の
活性化を行うと膜はがれや異常酸化が発生するという課
題を有していた。
来の構成では、浅い接合を得ようとすると低濃度拡散層
８の活性化を高濃度拡散層１０の形成後に行うために低
濃度拡散層８の活性化に十分な温度、時間がかけられ
ず、一方高濃度拡散層１０の形成前に低濃度拡散層８の
活性化を行うと膜はがれや異常酸化が発生するという課
題を有していた。
【０００６】本発明は上記の従来の課題を解決するもの
で、高融点金属層がはがれることなく低濃度拡散層の十
分な活性化を行うことのできる半導体装置およびその製
造方法を提供することを目的とする。
で、高融点金属層がはがれることなく低濃度拡散層の十
分な活性化を行うことのできる半導体装置およびその製
造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】この目的を達成するする
ために本発明の半導体装置は、ゲート電極上には第１の
絶縁膜と第２の絶縁膜が積層して形成されており、ゲー
ト電極の側面には第２の絶縁膜と第３の絶縁膜が積層し
て形成されており、かつ半導体基板にはゲート電極をマ
スクとし低濃度拡散層の一部に重なる他方導電型の低濃
度拡散層と第３の絶縁膜をマスクとする他方導電型の高
濃度拡散層が形成されている構成を有している。
ために本発明の半導体装置は、ゲート電極上には第１の
絶縁膜と第２の絶縁膜が積層して形成されており、ゲー
ト電極の側面には第２の絶縁膜と第３の絶縁膜が積層し
て形成されており、かつ半導体基板にはゲート電極をマ
スクとし低濃度拡散層の一部に重なる他方導電型の低濃
度拡散層と第３の絶縁膜をマスクとする他方導電型の高
濃度拡散層が形成されている構成を有している。
【０００８】また本発明の半導体装置の製造方法は、一
方導電型の半導体基板上にゲート酸化膜を介して多結晶
シリコン層を堆積した後多結晶シリコン層上に高融点金
属層を堆積する工程と、高融点金属層上に第１の絶縁膜
を堆積する工程と、第１の絶縁膜、高融点金属層および
多結晶シリコン層をパターニングしてゲート電極を形成
する工程と、ゲート電極の上部および側面に薄い第２の
絶縁膜を堆積する工程と、ゲート電極をマスクとして他
方導電型の低濃度拡散層を形成し活性化熱処理を行う工
程と、ゲート電極の側面に第３の絶縁膜を形成する工程
と、第３の絶縁膜をマスクとして他方導電型の高濃度拡
散層を形成する工程とを有する。
方導電型の半導体基板上にゲート酸化膜を介して多結晶
シリコン層を堆積した後多結晶シリコン層上に高融点金
属層を堆積する工程と、高融点金属層上に第１の絶縁膜
を堆積する工程と、第１の絶縁膜、高融点金属層および
多結晶シリコン層をパターニングしてゲート電極を形成
する工程と、ゲート電極の上部および側面に薄い第２の
絶縁膜を堆積する工程と、ゲート電極をマスクとして他
方導電型の低濃度拡散層を形成し活性化熱処理を行う工
程と、ゲート電極の側面に第３の絶縁膜を形成する工程
と、第３の絶縁膜をマスクとして他方導電型の高濃度拡
散層を形成する工程とを有する。
【０００９】
【作用】この構成によって、低濃度拡散層の活性化が低
濃度拡散層形成の直後に膜はがれなしに行うことがで
き、高融点金属層をむき出しにせずにサイドウォ−ル形
成ができる。
濃度拡散層形成の直後に膜はがれなしに行うことがで
き、高融点金属層をむき出しにせずにサイドウォ−ル形
成ができる。
【００１０】
【実施例】以下本発明の一実施例における半導体装置に
ついて、図面を参照しながら説明する。図１は本発明の
同半導体装置の要部断面図である。図１に示すようにＰ
型シリコン基板１の上にＬＯＣＯＳ酸化膜２およびゲー
ト酸化膜３を介して形成された多結晶シリコン層４と高
融点金属層５からなるゲート電極６が形成されている。
ゲート電極６上には第１の絶縁膜１１と第２の絶縁膜７
が積層して形成されており、ゲート電極６の側面には第
２の絶縁膜７と第３の絶縁膜９が積層して形成されてい
る。またＰ型シリコン基板１にはゲート電極６をマスク
としてＮ型の低濃度拡散層８が形成され、さらに第３の
絶縁膜９をマスクとしてＮ型の高濃度拡散層１０が形成
されている。
ついて、図面を参照しながら説明する。図１は本発明の
同半導体装置の要部断面図である。図１に示すようにＰ
型シリコン基板１の上にＬＯＣＯＳ酸化膜２およびゲー
ト酸化膜３を介して形成された多結晶シリコン層４と高
融点金属層５からなるゲート電極６が形成されている。
ゲート電極６上には第１の絶縁膜１１と第２の絶縁膜７
が積層して形成されており、ゲート電極６の側面には第
２の絶縁膜７と第３の絶縁膜９が積層して形成されてい
る。またＰ型シリコン基板１にはゲート電極６をマスク
としてＮ型の低濃度拡散層８が形成され、さらに第３の
絶縁膜９をマスクとしてＮ型の高濃度拡散層１０が形成
されている。
【００１１】次に本発明の一実施例における半導体装置
の製造方法について、図面を参照しながら説明する。図
２(ａ)〜(ｃ)には同製造方法の前半工程の工程断面図、
図３(ａ)〜(ｃ)は同製造方法の後半工程の工程断面図で
ある。
の製造方法について、図面を参照しながら説明する。図
２(ａ)〜(ｃ)には同製造方法の前半工程の工程断面図、
図３(ａ)〜(ｃ)は同製造方法の後半工程の工程断面図で
ある。
【００１２】まず図２(ａ)に示すように、Ｐ型シリコン
基板１の上にＬＯＣＯＳ酸化膜２を約700nm およびゲー
ト酸化膜３を約20nmそれぞれ所定の領域に形成する。次
に図２(ｂ)に示すように、減圧ＣＶＤ法により多結晶シ
リコン層４を250nm 堆積する。その上に高融点金属層５
を200nm堆積する。その上に絶縁膜１１を200nm堆積す
る。次に図２(ｃ)に示すように、ドライエッチング技術
を用いてゲ−トパタ−ニングを行う。次に図３(ａ)に示
すように、絶縁膜７を20nm堆積する。次にりんイオンま
たはひ素イオンをＰ型シリコン基板１の表面にイオン注
入により低濃度拡散層８を形成した後、活性化熱処理を
行う。次に図３(ｂ)に示すように、Ｐ型シリコン基板１
の表面に酸化膜を200nm 堆積した後、エッチバック法を
用いて酸化膜をエッチングしサイドウォ−ル９を形成す
る。次に図３(ｃ)に示すように、Ｐ型シリコン基板１の
表面にサイドウォ−ル９をマスクとしてひ素イオンを注
入し高濃度拡散層１０を形成した後、活性化熱処理を行
いトランジスタが完成する。
基板１の上にＬＯＣＯＳ酸化膜２を約700nm およびゲー
ト酸化膜３を約20nmそれぞれ所定の領域に形成する。次
に図２(ｂ)に示すように、減圧ＣＶＤ法により多結晶シ
リコン層４を250nm 堆積する。その上に高融点金属層５
を200nm堆積する。その上に絶縁膜１１を200nm堆積す
る。次に図２(ｃ)に示すように、ドライエッチング技術
を用いてゲ−トパタ−ニングを行う。次に図３(ａ)に示
すように、絶縁膜７を20nm堆積する。次にりんイオンま
たはひ素イオンをＰ型シリコン基板１の表面にイオン注
入により低濃度拡散層８を形成した後、活性化熱処理を
行う。次に図３(ｂ)に示すように、Ｐ型シリコン基板１
の表面に酸化膜を200nm 堆積した後、エッチバック法を
用いて酸化膜をエッチングしサイドウォ−ル９を形成す
る。次に図３(ｃ)に示すように、Ｐ型シリコン基板１の
表面にサイドウォ−ル９をマスクとしてひ素イオンを注
入し高濃度拡散層１０を形成した後、活性化熱処理を行
いトランジスタが完成する。
【００１３】
【発明の効果】以上のように本発明は、低濃度拡散層の
十分な活性化を低濃度拡散層形成の直後に膜はがれなし
に行うことができ、高融点金属層をむき出しにせずにサ
イドウォ−ルが形成ができる優れた半導体装置およびそ
の製造方法を実現できるものである。
十分な活性化を低濃度拡散層形成の直後に膜はがれなし
に行うことができ、高融点金属層をむき出しにせずにサ
イドウォ−ルが形成ができる優れた半導体装置およびそ
の製造方法を実現できるものである。
【図１】本発明の一実施例における半導体装置の要部断
面図
面図
【図２】(ａ)〜(ｃ)は同半導体装置の製造方法の前半工
程の工程断面図
程の工程断面図
【図３】(ａ)〜(ｃ)は同半導体装置の製造方法の後半工
程の工程断面図
程の工程断面図
【図４】従来の半導体装置の要部断面図
１ シリコン基板（半導体基板） ３ ゲート絶縁膜 ４ 多結晶シリコン層 ５ 高融点金属層 ６ ゲート電極 ７ 絶縁膜（第２の絶縁膜） ８ 低濃度拡散層 ９ サイドウォ−ル（第３の絶縁膜） １０ 高濃度拡散層 １１ 絶縁膜（第１の絶縁膜）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/316 29/62 Ｇ 9055−4Ｍ 9274−4Ｍ Ｈ０１Ｌ 21/94 Ａ 7377−4Ｍ 29/78 ３０１ Ｐ (72)発明者 中林 隆 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 堀 敦 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 益田 洋司 大阪府門真市大字門真1006番地 松下電器 産業株式会社内
Claims (2)
- 【請求項１】 一方導電型の半導体基板の上にゲート絶
縁膜が形成されており、前記ゲート絶縁膜の上に多結晶
シリコン層と高融点金属層からなるゲート電極が形成さ
れており、前記ゲート電極上には第１の絶縁膜と第２の
絶縁膜が積層して形成されており、前記ゲート電極の側
面には第２の絶縁膜と第３の絶縁膜が積層して形成され
ており、かつ半導体基板にはゲート電極をマスクとする
他方導電型の低濃度拡散層と第３の絶縁膜をマスクとし
前記低濃度拡散層の一部に重なる他方導電型の高濃度拡
散層が形成されている半導体装置。 - 【請求項２】 一方導電型の半導体基板上にゲート絶縁
膜を介して多結晶シリコン層を堆積した後前記多結晶シ
リコン層上に高融点金属層を堆積する工程と、前記高融
点金属層上に第１の絶縁膜を堆積した後フォトリソグラ
フィーによって上部に第１の絶縁膜を有するゲート電極
を形成する工程と、前記ゲート電極の上部および側面に
薄い第２の絶縁膜を堆積する工程と、ゲート電極をマス
クとして他方導電型の低濃度拡散層を形成する工程と、
前記低濃度拡散層の活性化熱処理を行う工程と、前記ゲ
ート電極の側面に第３の絶縁膜を形成する工程と、前記
第３の絶縁膜をマスクとして他方導電型の高濃度拡散層
を形成する工程とを有する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4249081A JPH06104276A (ja) | 1992-09-18 | 1992-09-18 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4249081A JPH06104276A (ja) | 1992-09-18 | 1992-09-18 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06104276A true JPH06104276A (ja) | 1994-04-15 |
Family
ID=17187721
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4249081A Pending JPH06104276A (ja) | 1992-09-18 | 1992-09-18 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06104276A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5780896A (en) * | 1995-12-21 | 1998-07-14 | Nec Corporation | Semiconductor device having shallow impurity region without short-circuit between gate electrode and source and drain regions and process of fabrication thereof |
| US6281084B1 (en) | 1999-08-31 | 2001-08-28 | Infineon Technologies Corporation | Disposable spacers for improved array gapfill in high density DRAMs |
-
1992
- 1992-09-18 JP JP4249081A patent/JPH06104276A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5780896A (en) * | 1995-12-21 | 1998-07-14 | Nec Corporation | Semiconductor device having shallow impurity region without short-circuit between gate electrode and source and drain regions and process of fabrication thereof |
| US6281084B1 (en) | 1999-08-31 | 2001-08-28 | Infineon Technologies Corporation | Disposable spacers for improved array gapfill in high density DRAMs |
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